Устройство для формирования группового переноса

Устройство для формирования группового переноса

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано при разработке устройств сложения, арифметико-логических устройств и т.п. в составе интегральных схем на ЩЦП-транзисторах и отличается малым количеством используемых транзисторов. Цель изобретения - упрощение устройства. Устройство содержит m идентичных разрядов 1; (i 1,2...m), выполненных на МДП- транзисторах п-типа проводимости. На входы 14; и 15; поступают значения i-x разрядов соответственно первого и второго чисел, на входы 12; и 13; - их инверсные значения. На входы 21 и 22 поступают соответственно инверсное и прямое значения входного переноса . Сигнал группового переноса и его инверсное значение формируются соответственно на выходах 17 и 18, к которым подключены транзисторы 24 и 25 второго типа проводимости. 5 ил, (Л ей 22 СО СО СП 00 ЗГ-

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU 1335981

А1 (5D 4 Г 06 Е 7/5Q

qg E

1%" с

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ

1Фм 1 1Фс

21

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3999167/24-24 (22) 21.12.85 (46) 07.09.87. Бюл. М 33 (72) С.В.ильин, С.Е.Калинин, А.В.Зеленцов, В.В.Трушин, А.И.Верезенко и Л.Н.Корягин (53) 68 1 ° 325 (088.8) (56) Патент Японии Ф 54-42573, кл. С 06 F 7/50, опублик. 1979.

Патент США 11- 4425623, кл. С 06 Р 7/50, опублик. 1984. (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ

ГРУППОВОГО ПЕРЕНОСА (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано при разработке устройств сложения, арифметико-логических устройств и т ° и. в составе интегральных схем на КИДП-транзисторах и отличается малым количеством используемых транзисторов. Цель изобретения — упрощение устройства. Устройство содержит тп идентичных разрядов 1, (i = 1,2...m), выполненных на ИДПтранэисторах и-типа проводимости. На входы 14; и 15; поступают значения

i-х разрядов соответственно первого и второго чисел, на входы 12, и 13; их инверсные значения. На входы 21 и 22 поступают соответственно инверсное и прямое значения входного переноса ° Сигнал группового переноса и его инверсное значение формируются соответственно на выходах 17 и 18, к которым подключены транзисторы 24 и 25 второго типа проводимости. 5 ил.

1 335981

Изобретение относится к автоматике и вычислительной технике и может быть исполbçoâàíо в устройствах суммирования, вычитания и сравнения.

Цель изобретения — упрощение устройства.

На фиг,.1 представлена принципиальная схема устройства; на фиг.2-5 возможные состояния одного иэ разрядов.

Устройство состоит из m идентичных разрядов 1,, i-й разряд (i=1,2,...,m) содержит последовательно соединенные первый и второй МД1! †транзисто 2 и 3 п-типа, подключенные истоком транзистора 2 к первому входу 4 разряда и стоком транзистора 3 к первому выходу 5 разряда, третий МДП-транзистор 6 п-типа, включенный между общей точкой соединения транзисторов

2 и 3 и вторым выходом 7 разряда, последовательно соединенные четвертый и пятый МДП вЂ транзисто 8 и 9 п-типа, подключенные истоком транзистора 8 к первому входу 4 разряда и стоком транзистора 9 к третьему выходу 10 разряда, шестой МДП-транзистор 11 п-типа, включенный между общей точ— кой соединения транзистора 8 и 9 и выходом 7 разряда. Затвор транзистора 2 подключен ко второму входу 12 разряда, затворы транзисторов 3 и 11 подключены к третьему входу 13 разряда, затвор транзистора 8 подключен к четвертому входу 14 разряда, затворы транзисторов 6 и 9 подключены к пятому входу 15 разряда, первый вход

4 m-го разряда подкпючен к шине 16 нулевого потенциала, вход 4 i-го разряда подключен к выходу 7 (1+1)— го разряда, выходы 5 всех разрядов подключены к первому выходу 17 устройства, выходы 10 всех разрядов подключены ко второму выходу 18 устройства, между выходом 7 разряда 1, и выходом 17 устройства включен первый входной МДП-транзистор 19 п-типа, между выходом 7 разряда 1, и выходом

18 устройства включен второй входной

МДП-транзистор 20 п-типа, затворы транзисторов 19 и 22 подключены соответственно к первому 21 и второму

22 входам устройства, между шиной 23 питания и выходом 17 устройства включен первый ЩП-транзистор 24 р-типа, затвор которого подключен к выходу 18 устройства, между шиной 23 питания и выходом 18 устройства включен второй

2(30

МДП вЂ” транзистор 25 р-типа, затвор которого подключен к вггходу 17 устройства .

Рассмотрим работу устройства при формировании сигнала группового переноса при суммировании ш-разрядных двоичных чисел А = A„A „,...A, и

В = В В,...Б,.

На вход 14, i-го разряда (1.

1,2,...,тп) поступает значение А;, на вход 15; — В;, «а входы 12 и 13

1 1 соответственно А, и В;. На входы 21 и 22 поступают соответственно инверсное и прямое значения входного переноса Р и Р. На выходе 17 реализуется функция, соответствующая значению выходного переноса:

Р„,= (A В+(А+ В )(A, В, +

+(А, + В,)(А .В +...+

+ (А,+ В,)Р)) ...) На выходе 18 формируется инверсное значение выходного переноса Р

Возможные состояния i-го разряда проиллюстрированы на фиг.2-5, где проводящее состояние транзисторов обозначено замкнутым контактом, а закрытое — разомкнутым. Предположим, что на входе 4 i-ro разряда присутствует низкий логический уровень.

При поступлении значений А, = 1, В; = 1 (фиг.2) на выходе 10 i-го разряда формируется низкий логический уровень через проводящие транзисторы

8 и 9. При этом открывается транзистор 24, обеспечивающий формирование высокого логического уровня на выходе

17 устройства, и закрывается транзистор 25.

При поступлении значений А; = О, В = О (фиг.3) на выходе 5 — го разряда формируется низкий логический уровень через проводящие транзисторы

2 и 3. При этом открывается транзистор 25, формирующий высокий логический уровень на выходе 18, и закрывается транзистор 24.

Таким образом, транзисторы 24 и 25 образуют контур положительной обратной связи, который обеспечивает формирование высоких логических уровней на выходах 17 и 18 устройства.

При поступлении значений А, = О, В = 1 (фиг.4) или А; = 1, В ° = О (фиг.5) низкий логический уровень передается со входа 4 на выход 7 i-rn

1335981 4

k = 1,m, m — разрядность операндов) соединен со стоком в то рп го МДП вЂ” транзистора п-типа k — го разряда, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства, оно содержит вторые МДП-тр, и- и р-типа и в каждом разряде содержит третий, четвертый, пятый, шестой МДП-транзисторы п-типа, причем вход инверсии переноса устройства соединен с затвором второго МДП-транзистора п-типа, исток которого соединен с истоком перного МДП-транзистора п-типа, сток которого соединен со стоками третьих

МДП-транзисторов и-типа разрядов, затвором первого МДП-транзистора ртипа, стоком второго МДП-транзистора р-типа устройства и выходом инверсии переноса устройства, сток второго

МДЛ-транзистора и-типа соединен со стоками четвертых МДП-транзисторов разряда через проводящие транзисторы соответственно 2, 6 или 8, 11. При этом выходы 5 и 10 i-ro разряда отключены.

В случае выполнения условия

А; + В, = 1 (i = 1,2,,...,m) низкий логический уровень передается через все разряды на выхоц 7 1-го разряда и состояние выходов 17 и 18 устройства определяется информацией на !О входах 21 и 22 устройства, соответствующей значению входного переноса

P. При поступлении на вход 21 значения Р = 1, а на вход 22 — значения

P = О на выходе 17 устройства форми- 15 руется ниэкий логический уровень (P = О), а на выходе 18 — высокий (Р = 1) . При поступлении на вход 21 значения P = О, а на вход 22 — значения P = 1 на выходах 17 и 18 форми- 20 руется соответственно высокий (Р„, =

1) и низкий (Р,„ = О) логические уровни.

Другим вариантом реализации предлагаемого устройства является исполь- 25 зование в качестве транзисторов 2, 3, 6, 8, 9, 11, 20 и 19 МДП транзисторов р-типа и в качестве транзисто- . ров 24 и 25 — МДП-транзисторов и-типа. При этом шины 16 и 23 подключа- 30 ются соответственно к шинам питания и нулевого потенциала.

Увеличение разрядности обрабатываемых чисел может производиться каскадным включением устройства (фиг.1). 35

При этом выходы 17 и 18 младшего каскада подключаются соответственно ко входам 22 и 21 старшего.

Получение инверсных значений чи сел, подаваемых на входы устройства, 40 во многих случаях может быть осуществлено беэ дополнительных аппаратных затрат (например, при считывании информации из регистров, имеющих, как правило, прямой и инверсный выходы) .

Формула изобретения

Устройство для формирования группового переноса, содержащее первые МДПтранзисторы и- и р-типа и содержащее в каждом разряде первый и второй

МДП-транзисторы п-типа, причем вход переноса устройства соединен с затвором первого МДП-транзистора п-типа, исток которого соединен со стоком первого МДП-транзистора и-типа первого разряда, исток первого МДП-транзистора и-типа k-го разряда (где п-типа разрядов, затвором второго

МДП-транзистора р-типа, стоком первого МДП-транзистора р-типа и выходом переноса устройства, исток четвертого

МДП-транзистора п-типа k-го разряда соединен с истоком первого МДП-транзистора п-типа k-ro разряда, затвор которого соединен с затвором третьего МДП-транзистора и-типа k ãî разряда и входом прямого значения 1-ro разряда первого операнда устройства, вход инверсного значения k-го разряда первого операнда устройства соединен с затворами четвертого и пятого

МДП-транзисторов и-типа k-ro разряда, сток пятого МДП-транзистора итипа k-го разряда соединен со стоком первого МДП-транзистора k-го разряда, стоки первых МДП-транзисторов п-типа с m-ro по второй разряды соединены с истоками второго и шестого

МДП-транзисторов п-типа соответственно с (m 1)-го по первый разряды, истоки второго и шестого МДП-транзисторов п-типа m-го разряда соединены с шиной нулевого потенциала устройства, истоки первого и второго МДПтранзисторов р-типа соединены с шиной питания устройства, затворы шестого и второго МЦП-транзисторов п-типа

k-ro разряда соединены соответственно с прямым и инверсным значением

k-го разряда второго операнда устройства, сток шестого транзистора и-типа -го разряда соединен с истоками третьего и пятого транзисторов и-типа

k-ro разряда.

Составитель M.Åñåíèíà

Техред М.Ходанич

Корректор С.Шекмар

Редактор Н.Егорова

Подписное

Заказ 4048/43 - Тираж 672

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Рауьская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, л, Проектная, 4