Устройство для вычисления функции @

Устройство для вычисления функции @

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники, является усовершенствованием изобретения по а.с. № 1208551 и позволяет вычислить функцию -jx +у , аппроксимируя ее в соответствии с формулой ГА ..,„( 2-3+2- )-А watc v - )

jIQ

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК г про ггму (51) 4 С 06 F 7/544 11/08,I ! . l3 I а

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

Н А BTOPCHOIVlY СВИДЕТЕЛЬСТВУ (61) 1 208551 (21) 4072965/24-24 (22) 16.04.86 (46) 07.09.87. Бюл. Р 33 (71) Одесский политехнический институт (72) А.В.Дрозд, Е.Л.Полин, Е.А.Чудненко, Ан.В.Дрозд и Ю.Б.Прудиус (53) 681.325 (088.8) (56) Авторское свидетельство СССР

Р 1208551, кл. С 06 F 7/544, 1984. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ФУНКцИК асс г ау (57) Изобретение относится к области вычислительной техники, является усовершенствованием изобретения по а.с. ар 1208551 и позволяет вычислить функПию x +y, аппроисимируи ае и соответствии с формулой г

Л0 133М537 А 2 где А„„,=max (Ixl I У1) A =min(lxl у ), с помощью схем сравнения 3,4, мультиплексоров 5-8, сумматоров 9, 10, вычитателя 11. Целью изобретения является повышение достоверности функционирования устройства. Вычисление функции контролируется по модулю три в соответствии с формулой максmod3, если 2А мин мака mode

-(1сх+1су)тос1 3, если 2А„„„и А„ „, где kx=(х )mod3; ky=(Iyl)mod3, что возможно за счет введения в устройство дополнительных схем сравнения

13, 14 и 23, сумматора по модулю три

15, формирующего код K=(kx+ky) mod3, элемента И 16, сравнивающих xl c

2 lsl и у с 2Ixl и вырабатывающих сигналы условия. Под действием этих сигналов дополнительный мультиплексор 17 выделяет из кодов kx u ky

11 код Л „mod 3, rr()rr<)F»FIFI r«.. Ir, мул»,— типлексор 20 выдел»ет иэ кодов

A mod 3 и К код z mod 3, уто «I»(w»й на сумматоре 22 по модулю три, формируемый узлом свертки 18 и дополните1 ) (»8 7 льным wv.

< .ð;IIIIIè»<;r(ò vò<) «I< иный ь<) I пк с| 3 < (! (»<с рткой кодах, фо.)мирус".1<. и <"<лом

21 circ») r»(rr rr<) 1«)!»y.»»с) три, и Выраб)а— т III(I(т < èr IIII I ()IIIII<)x. 1. 1 <|л.

Изобретение от»|осится к области вычислительной техники и является усовершенствованием устройства по авт.св. N 1208551.

Целью изобретения является повышение достоверности функционирования устройства.

На чертеже приведена функциональная схема устройства. 10

Устройство содержит входы 1-2 первого и второго аргументов, первую и вторую схемы 3 и 4 сравнения, четыре мультиплексора 5-8, сумматоры 9 и 10, вычитатель 11, выход 12 значения функции, первую и Втору»о дополнительные схемы 13 и 14 сравнения, первый сумматор 15 по модулю трп, элемент И 16, первьп| дополнительный мультиплексор

17, первый узел 18 свертки по модулю эб три, второй и третий дополнительные мультиплексоры 19 и 20, второй узел

21 свертки по модулю три, второй сумматор 22 по модулю три, третью дополнительную схему 23 сравнения, входы 25

24 и 25 контрольного кода первого и второго аргументов, выход 26 сигнала о»»»ибки, выход 27 контрольного кода.

Устро»»ство вычисляет функцию к=

| 1

= 1х" +у, аппрокс»»мируя ее В соответ- 3О ствии с формулой

»где А„„,=max (| xl, jyj );

Aì,„ш»п ° jxl, jу )

Устройство работает следующим образом.

В начальный момент Времени прямые коды первого х и второго у аргументов поступают через входы 1 и 2 на первый вход схемы 3 сравнения, первый информационный вход первого мультиплексора 5, второй информационный вход Вто- 4„ рого мультиппексора 6 и второй вход схемы 3 сpa»rне||и, Второй информационный вход первого »чультиплексора 5, I I(Р В»>IFI И Н фО Р М ЯЦ И О»1»»Ый ВХОД М У Л Ь Т И П лексора 6. При этом схема 3 сравнения вырабатывает сигнал„ определяющий

/ своим значением больший из сравниваемых кодов. Этот сигнал поступает на у«равляющие входы мультиплексоров 5 и 6, в результате чего на их выходы транслируются соответственно максимальный А, и минимальный Л „ из кодов аргументов.

Код Л „, поступает с Выхода мультиплексора 5 на первую и, с монтажным сдвигом на три разряда в сторону младших разрядов, на вторую (вычитающую) группу входов вычитателя 11, При этом на выходе нычитателя 1 1 формируется код а=(1-2 ) A««)„, °

Од А мин пОступает с ВыходОВ муль типлексора „ 6 на первую и вторую группы входов сумма-.,ора 9 с монтажным сдвигом соответственно на 3 и 4 разрядов в сторону младших разрядов.

При этом на выходе сумматора 8 формируется код b=(2 з+2- ) Л

Кроме того, коды Л „и А „поступают также на вход|.. схемы 4 сравнения соответственно на первую группу входов и, с монтажным сдвигом на один разряд в сторону старших разрядов, на вторую группу Входов. При этом схема 4 сравнивает между собой коды

A 2A . Результат этого сравне««кс м««

|шя с выхода схемы 4 поступает на управляющие входы мультиплексоров

7 и 8.

На информационные входы мультиплексора 7 поступают соответственно код с выхода первого сумматора 9 и сдвинутый монтажно на один разряд в сторону младших разрядов код А,„ с выходов второго мультиплексора 6.

Под действием управ»сии» на выход мультиплексора 13 транслируется код

Л

1 13

h при 2A .„A„„, пли код 2 при

На первыйс и второй информационные входы мультиплексора 8 поступают соответственно код А „,„ с выхода мультиплексора 5 и код а с выхода вычитателя 8. Под действием управления на вьгход мультиплексора 16 транслируется код A„„, пргг 2А н A „„или код а

Коды с выходов мультиплексоров 7 и 8 поступают на входы сумматора 17, который определяет результат или макс мин д мин макс

Код результата поступает на выход 12.

Проверка функционирования устройства осуществляется путем контроля по модулю три. Из выражения (1) следует, что макстос1 3, если 2Амии Амакс»

Z й""

Действительно, поскольку 2 mod 3=

1 и+

=1, а 2 mod 3=2 или, что то же

«и+ самое: 2 mod 3=-1 (и — целое число), то (2 +2 ) mod 3=0 b mod 3=

« mod 3= — 1 и а=-A,поги 3, следова— тельно к =-(А „,4-А„„„) mod 3 или, что то же самое, к,> =- (Ixl+ у1)»

» mod 3.

Для контроля функционирования устройства прямые коды аргументов х и у поступают с входов устройства 1 и 2 также на входы схем 13 и 14 сравнения. Причем на первые группы входов схем 13 и 14 поступают соответственно прямые коды аргументов х и у, а на вторые группы входов этих схем приходят прямые коды аргументов х и у, монтажно сдвинутьгх на один разряд в с "орону старших разрядов. Схемы 13 и 14 вырабатывают на выходе единичное значение соответственно при Ix) 21у) и !у! с 2 х! и ноль в противных случаях. Сигналы с выходов схем 13 и 14 сравнения поступают на входы элемента

И, на выходе которого формируется единичное значение сигнала, если

2А „„ ) А„ „, и нулевое значение в противном случае.

Через входы 24 и 25 на входы сумматора 15 поступают контрольные коды

kx=lxl mod 3, ky=lyl mod 3. При этом

5 987 сумматор 15 формирует контрольный код К=(lxl+ ly1) mod 3.

Кроме того, контрольные коды kx и ky поступают на информационные нхос, ды мультиплекс.ора 17, на управляющий вход которого поступают сигнал с выхода схемы 14 сравнения.

Для случая 2А „ A,ä этот сигпал принимает нулевое значение при

ly(>lxl и единичное значение при

Ixlа(у, а выход мультиплексора 17 принимает значение контрольного кода

kx или ky, равного А д„, той 3.

Код К с выхода сумматора 15 по модулю три и код Л „ mod 3 с выхода ма кс мультиплексора 17 поступают на информационные соответственно инверсный и прямой выходы мультиплексора 20, на управляющий вход которого поступает сигнал с выхода элемента 18. При этом выход мультиплексора 20 принимает значение кода — К, если 2Ами„ > А „, и значение кода А „ mod 3, ма кс

Полученный код может быть отличен от кода z, > в силу отбрасывания . младших разрядов при сдвиге чисел.

Отбрасываемые разряды учитываются

30 для случая 2А „, А „ узлом 18 свертки по модулю три, на входы которого поступают три младших разряда кода

А„ „ и младший разряд кода А„„„ .

Узел 18 формирует код поправки d1=

35 (Aìèí С13 2 Aìñàêñ C1 — 3) 2 )»

»mod 3..

Для случая 2А „„ А„а„поправка на отбрасываемые разряды определяется как

40 6. 2=-(Амин (1 - . 4) 2 +А мин (1 —: 3) 2 .mod 3=-(А„ин (1 —: 41 -Ам„„(1 - . 3) ) mod 3=

= — A «(4) mod 3, т.е. поправка ь 2 образуется четвертым разрядом кода А „„(1 разряд—

45 младший). Под действием сигнала с выхода элемента 7 на выход мультиплексора 19 транслируется код поправки, соответствующий соотношению величины 2А„,„и А

50 Код поправки с выхода мультиплексора 19 и код с выхода мультиплексора 20 поступают на входы сумматора

22 по модулю три, формирующего контрольный код результата.

Схема 23 сравниваст поступающие на ее входы коды и формирует на выходе сигнал контроля. Этот сигнал принимает значение "Ошибка" при несоответствии кодов, что указывает на

1335Ч87 неправильное функционирование устройства. При правильной работе устройства сравниваемые коды соответствуют друг другу и схема 23 формирует сигнал отсутствия ошибок.

Ф о р м у л а и з о б р е т е н и я

Составитель Н.Маркелова

Редактор Н.Егорова Техред М.Ходанич Корректор Л.Пилипенко

Заказ 4048/43 Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Рауш=кая наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Уст ойство для вычисления функции

z= х +у по авт.св. N 1208551, о т— л и ч а ю щ е е с я тем, что, с целью повышения достоверности функционирования устройства, в него введены три дополнительные схемы сравнения, элемент И, два сумматора по модулю три, два узла свертки по модулю три и три дополнительных мультиплексора, причем вход i-ro разряда первого аргумента (где i=1 2, . ;,n, n— разрядность аргументов) соединен с первыми входами i-го разряда первой и (i-1)-го разряда второй дополнительных схем сравнения, вход i-ro разряда второго аргумента соединен с вторыми входами (i-1)-го разряда первой и i-го разряда второй дополнительных схем сравнения, входы контрольного кода первого и второго аргументов соединены с первыми и вторыми информационными входами соответственно первого сумматора по модулю три и первого дополнительного мультиплексора, управляющий вход которого соединен с выходом второй дополнительной схемы сравнения и первым входом иI|.ì нта И, второй вход которnго соединен с выходом первой дополнительной схемы сравнения, выходы трех младших разрядов первого мультиплек5 сора и выход младшего разряда второго мультиплексора соединены с соответствующими входами первого узла свертки по модулю три, выход которого

1р соединен с первым информационным входом второго дополнительного мультиплексора, второй информационный вход которого соединен с выходом (n-4)-го разряда второго мультиплексора, выхо15 ды первых дополнительного мультиплексора и сумматора по модулю три соединены с инверсным и прямым входами соответственно третьего дополнительного мультиплексора, управляющий вход

2р которого соединен с выходом элемента

И и управляющим входом второго дополнительного мультиплексора, выходы первого и второго дополнительных мультиплексоров соединены с первым

25 и вторым информационными входами второго сумматора по модулю три, выход которого является выходом контрольного кода устройства и соединен с первым входом третьей дополнительной

3Q схемы сравнения, второй вход которой соединен с выходом второго узла свертки по модулю три, вход которого соединен с выходом второго сумматора, выход третьей дополнительной схемы сравнения является Выходом сигнала ошибки устройства.