Устройство для отладки вычислительной системы

Устройство для отладки вычислительной системы

Иллюстрации

Показать все

Реферат

 

Изобретение относится к цифровой вычислительной технике и может быть использовано для отладки и управления дуплексной вычислительной системой. Цель изобретения - расширение области применения за счет возможности отладки дуплексной системы. Устройство для отладки вычислительной системы содержит два канала, каждый канал включает блок формирования начального адреса, первый блок согласования , блок контроля, блок задания режима, распределитель импульсов, регистр состояния , генератор импульсов, блок пуска, второй блок согласования, блок синхронизации, блок останова по командам и блок останова по адресу. 5 з.п. ф-лы, 12 ил. оо со о:

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК ду 4 G 06 F 11/28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4055692/24-24 (22) 14.04.86 (46) 07.09.87. Бюл. № 33 (72) Г. К. Подзолов, Н. И. Хлебников, А. А. Файвинов, Е. Е. Миневич, Ю. М. Гнедовский, Г. Н. Тимонькин, В. С. Харченко и С. Н. Ткаченко (53) 681.3 (088.8) (56) Авторское свидетельство СССР № 1100627, кл. G 06 F 11/28, 1984.

Усольцев А. Г. Кислин 5. П. Сопряжение дискретных каналов связи с ЭВМ. М.:

Связь.1973, с. 133, рис. 5.1. (54) УСТРОЙСТВО ДЛЯ ОТЛАДКИ BbIЧИСЛИТЕЛЬНОЙ СИСТЕМЫ

„,Я0„„1336015 А1 (57) Изобретение относится к цифровой вычислительной технике и может быть использовано для отладки и управления дуплексной вычислительной системой. Цель изобретения — расширение области применения за счет возможности отладки дуплексной системы. Устройство для отладки вычислительной системы содержит два канала, каждый канал включает блок формирования начального адреса, первый блок согласования, блок контроля, блок задания режима, распределитель импульсов, регистр состояния, генератор импульсов, блок пуска, второй блок согласования, блок синхронизации, блок останова по командам и блок останова по адресу. 5 з.п. ф-лы, 12 ил.

1336015

Изобретение относится к области цифровой вычислительной техники и может быть использовано для отладки и управления дуплексной вычислительной системой.

Целью изобретения является расширение области применения путем обеспечения возможности отладки дуплексной вычислительной системы.

На фиг. приведена структурная схема устройства; на фиг. 2 — 11 — функциональные схемы блока формирования начального адреса, блока пуска, второго блока согласования, блока синхронизации, первого блока согласования, олока останова по командам, блока останова по адресу, олока задания режима, распределителя импульсов и генератора импульсов соответственно; на фиг. !2 — временные диаграммы функционирования устройства.

20.1 (20.2) информационные выходы, выход

21.1 (21.2) ошибки и тактовый 22.1 (22.2) выход первого (второго) канала, первый 23.1 (23.2) — пятый 27.1 (27.2) управляющие входы первого (второго) канала, первую группу 28 выходов блока 1, вторую группу 29 выходов блока 1, группы управляющих 30 и информационных 3! входов блока 1, первый

32 и второй 33 выходы блока 2, первый 34, второй 35, третий 36 выходы и третий синхровход 37, вход 38 останова и первый синхровход 39 блока 3, первый 40, второй 41 и третий 42 выходы блока 4, первый синхровход

43, вход 44 признака синхронной работы каналов, признак источника 45 синхронизации, группу синхровходов 46, вход 47 сброса блока 4, выход 48 взаимосинхронизации каналов, выход 49 признака пуска, выход 50 торможения блока 5, первый 51 и второй 52

50 входы признака торможения блока 5, вход

53 признака останова по адресу 54 и второй 55 вход признака режима, группу 56 входов признаков чтения-записи блока 6, первую 57 и вторую 58 группы входов блока 7, выходы первого 59.1, четвертого 59.2, третьего 59.3, второго 59.4, пятого 59.5 раз20

Устройство (фиг. 1) содержит блок 1 формирования начального адреса, блок 2 пуска, второй блок 3 согласования блок

4 синхронизации, первый блок 5 согласования, блок 6 останова по командам, блок 7 останова по адресу, блок 25

8 контроля, блок 9 задания режима, распределитель 10 импульсов, регистр 11 состояния, генератор 12 импульсов, первую

13.1 (вторую 13.2) группу адресных и первую 14.1 (вторую 14.2) группу входов слова состояния устройства, первую 15.1 (вторую 5.2) группу управляющих входов устройства, первую 16.1 (вторую 16.2) группу адресных выходов, первый 17.! (второй 17.2) управляющий выход устройства, первую 18.1 (вторую 18.2) группу управляющих выходов устройства, первый 19.1 (19.2) и второй рядов группы 59 выходов распределителя

10 импульсов, первый 60 и второй 61 выходы, третью 62, четвертую 63, вторую 64 группы выходов блока 9, разрешающий вход

65 распределителя 10, вход 66 признака пуска соседнего канала блока 5. группу выходов 67, группу 68 информационных входов, входы первого 681, второго 682 и третьего 68,3 разрядов группы 68 входов регистра 11.

Блок 1 формирования начального адреса (фиг. 2) содержит регистр 69, преобразователь 70 кодов, первый 71 третий 73 коммутаторы, элемент НЕ 74, входы 75.1 информационных разрядов и вход 75.2 разряда синхронизации группы 31 входов блока 1, входы 76.1 первого и второго 76.2 разрядов группы 30 входов блока 1, выход 77.1 десятого разряда регистра 69, четвертый 77.2 и пятый 77.3 выходы преобразователя 70, первый 78.1, второй 78.2 и третий 78,3 выходы преобразователя 70, выход 79.1 первого разряда группы 28 выходов блока 1, выходы 79.2 — 79.4 второго-четвертого разрядов группы 28 выходов блока 1, входы первого 80.1 и второго 80.2 разрядов группы

13.1 входов блока 1.

Блок 2 пуска (фиг. 3) содержит первый 81 и второй 82 триггеры, первый 83 элемент ИЛИ, первый 84 и второй 85 элементы И, второй 86 и третий 87 элементы

ИЛИ, первый 88 и второй 89 элементы задержки, выходы первого 90.1, второго 90.2 и третьего 90.3 разрядов группы 29 входов блока 2, входы первого 91.1 и второго

91.2 разрядов группы 64 входов блока 2, единичный 92.1 и нулевой 92.2 выходы триггера 81.

Второй блок 3 согласования (фиг. 4) содержит первый 93 и второй 94 триггеры, элемент 2И вЂ” ИЛИ 95, элемент И 96, первый 97, второй 98 третий 99 элементы ИЛИ, элемент 100 задержки.

Блок 4 синхронизации (фиг. 5) содержит первый 101, второй 102 и третий 103 триггеры, первый 104, второй 105 и третий 106 коммутаторы, первый 107 и второй 108 элементы ИЛИ, первый 109, второй 110 и третий 111 элементы И, второй информационный вход 112 коммутатора 106, входы первого 113.1, второго 113.2 и третьего 113.3 разрядов группы 62 входов блока 4, входы первого 114.1, второго 114.2 и третьего 114.3 разрядов группы 46 входов блока 4.

Первый блок 5 согласования (фиг. 6) содержит первый 115, второй 116, третий

117 и четвертый 118 триггеры, первый 119 и второй 120 элементы И, первый элемент

ИЛИ !21, третий элемент И 122 и второй элемент ИЛИ 123.

Блок 6 останова по командам (фиг. 7) содержит первый 124, второй 125 и третий

126 триггеры, коммутатор 127, первый 128, второй 129, третий 130 элементы И, первый 131, второй 132, третий 133 элементы

ИЛИ, элемент 134 задержки, входы первого

1336015

135.1, второго 135.2, третьего 135.3, четвертого 135.4, пятого 135.5, шестого 135.6 разрядов группы 63 входов блока 6.

Блок 7 останова по адресу (фиг. 8) содержит регистр 136, мультиплексор 137, схему 138 сравнения, элемент НЕ 139, входы

140.1 и 140 2 разрядов группы 58 входов блока 7, вход первого управляющего разряда 141.1 информационных разрядов 141.2 и второго управляющего разряда 1 41.3 группы

57 входов блока 7, группу 142.1 выходов !О мультиплексора 137, группу 142.2 выходов регистра 136.

Блок 9 задания режима (фиг. 9) содержит триггер 143 пуска, генератор 144 логической единицы, элемент НЕ 145, кнопки 146 и 147, тумблеры 148.1 — 148.3, тумблеры 149.1 — 149.5, кнопки 149.6 и 149.7, тумблерный регистр 150, кнопку 151, тумблер 152, кнопку 153, тумблерный регистр

154.1 и кнопку 154.2, выход 155.1 второго управляющего разряда группы 57 выходов 20 блока 9, выходы управляющих разрядов

155 2 группы 57 выходов блока 9, выход

156 зле ме н та НЕ 145.

Распределитель 10 импульсов (фиг. 10) содержит регистр 157, преобразователь 158 кодов и дешифратор 159, синхровход 160 регистра 157, первый 161.1-четвертый 161.4 выходы преобразователя 158, выходы 162.!в

162.8 разрядов регистра 157, первый 163.1— десятый 163.10 выходы дешифратора 159.

Генератор 12 импульсов (фиг. 11) содержит первый 164.1 и второй 164.2 генераторы, одновибратор 165, выходы первого

166.1 и второго 166.2 разрядов группы 46 выходов генератора 12, выход 166.3 третьего разряда группы 46 выходов генератора 12 импульсов. 35

Обозначения осей ординат на временных диаграммах (фиг. 12) соответствуют принятым на фиг. 1 и 10.

Рассмотрим назначение элементов и узлов предлагаемого устройства.

Блок 1 (фиг. 2) предназначен для фор- 40 мирования начального адреса микропрограмм пультовых операций на выходах группы 28. Адрес определяется кодом, заносимым с выходов 31 блока 9 (фиг. 9) в регистр 69. Этот код может формироваться тумблерами, входящими в тумблерный ре- 4 гистр 154.1 блока 9, который может формировать, например, следующие сигналыпризнаки: «Запись в ОЗУ» (х ), «Чтение

ОЗУ» (х ), «Загрузка» (хз), «Добавление еиницы в регистр адреса» (х;), «Пуск по 0 счетчику адреса команд» (х4)», «Пуск по счетчику адреса микрокоманд» (xi ), «Продолжение» (х ), «Первый (х ), второй (xr) и третий (x ) входы в микропрограмму».

Занесение информации в регистр 69 (фиг. 2) осуществляется при нажатии кнопки 154.2 блока 9 (фиг. 9), сигнал с которой поступает на вход 75.2 блока 1 (фиг. 2).

Преобразователь 70 кодов реализует на выходах 77.2, 77.3, 78.1 — 78.3 следующие логические функции: у(78.1) = x Vx Vxt;Vx : у (782) = х \/хз\/хь|/хт, у(78.3) = х /х VxsVx-,; у (77.2) = х \/х \/x>V х4\/х»V x ;V x, V xg у(77.3) = хд\/х п.

С выхода 77.! регистра 69 снимается сигнал с выхода десятого разряда регистра 69.

Код с выхода 28 блока 1 поступает на вход формирователя адреса микрокоманд блока микропрограммного управления системы.

Коммутаторы 71 — 73 формируют разряды адреса в зависимости от сигналов 76.1 и

76.2 состояния, поступающих соответственно с выходов 92.2 и 92.1 блока 2 (фиг. 3).

При этом, если триггер 81 находится в единичном (нулевом) состоянии, то по сигналу с выхода 92.1 (92.2) блока 2, поступающему на вход 76.2(76.1) блока 1 (фиг. 2) через коммутаторы 71 — 73 на группу 28 выходов поступает адрес с выходов преобразователя 70 кодов (группы 13.1 входов канала от блока прерываний системы).

Выходы 77.1 — 77.3 блока (фиг. 1) соединены соответственно с входами 90.3, 90.2 и 90.1 блока 2 (фиг. 3).

Блок 2 пуска (фиг. 3) предназначен для формирования сигнала пуска на выходе 33, разрешающего работу блоков устройства, сигнала блокирования (запрета) считывания микрокоманд на выходе 32 и сигналов управления блоком 1 на группе 30 выходов.

На вход 23.1 поступает сигнал пуска устройства от соседнего канала, формируемый соответствующим разрядом регистра 11 соседнего канала (фиг. 1).

На вход 49 блока 2 (фиг. 3) поступает сигнал пуска с выхода 49 блока 5 торможения (фиг. 6) канала.

Группа 64 входов (фиг. 3) предназначена для подачи сигналов сброса с выхода кнопки 153 блока 9 (фиг. 9) на вход 91.1 (фиг. 2) и блокировки счетчика адреса микрокоманд в блоке микропрограммного управления системы, поступающего с выхода 156, элемента НЕ 145 блока 9 (фиг. 9) на вход 91.2 блока 2 (фиг. 3).

На вход 59.5 блока 2 (фиг. 3) поступает тактовый импульс с выхода 163.5 блока 10 (фиг. 10 и 12).

Вход 68.2 (фиг. 3) предназначен для подачи сигнала повторения микрокоманды при сбое с входа соответствующего разряда группы 14.1 входов канала (фиг. 1), подключенной к регистру спова состояния процессора системы.

Элемент 88 задержки предназначен для формирования одиночного импульса на выходе элемента И 84 при возникновении единичного сигнала на выходе элемента ИЛИ 83.

1336015

Длительность импульса пуска соответствует времени задержки элемента 88.

Элемент 89 задержки предназначен для задержки сигнала пуска на время, необходимое для записи адреса микрокоманды в счетчик адреса микрокоманд с группы выходов 28 блока 1.

Второй блок 3 согласования (фиг. 4) предназначен для формирования сигнала синхронизации каналов между собой по началу выполнения очередной микрокоманды, на выходе 35, сигнала синхронизации записи в триггер 103 блока 4 (фиг. 5) на выходе 36 и сигнала инициироваия чтения очередной микрокоманды с выхода 34 (фиг. 4).

На вход 38 поступает сигнал останова с выхода блока 6 останова по командам (фиг. 7).

Вход 47 предназначен для подачи сигнала сброса (фиг. 4) с выхода кнопки 153 сброса блока 9 (фиг. 9).

На вход 39 поступает (фиг. 4) сигнал разрешения записи в триггер 93 блока 3 с выхода триггера 15 блока 5 (фиг. 6).

На вход 37 (фиг. 4) поступает сигнал взаимной синхронизации с выхода 19,2 соседнего канала, формируемый на выходе 48 блока 5 соседнего канала (фиг. 6).

Вход 44 (фиг. 4) предназначен для подачи сигнала-признака работы канала в синхронном режиме с соседним каналом, поступающего с выхода соответствующего разряда регистра 11 состояния (фиг. 1).

На вход 59.2 (фиг. 4) поступает тактовый импульс с выхода 62.2 генератора

10 (фиг. 10).

Вход 24.1 предназначен для подачи сигнала с соответствуюгцего выхода регистра 11 соседнего (активного) канала (фиг. 1) для инициирования чтения микрокоманд в случае, когда данный канал является пассивным (остановленным).

Элемент 100 задержки блока 3 предназначен для задержки сигнала сброса триггеров 93 и 94 на время гарантированного срабатывания триггера 103 блока 4 (фиг. 5) и определяет длительность сигнала готовности с выхода 35 (фиг. 4) во внешнюю систему.

Блок 4 синхронизации (фиг. 5) предназначен для формирования сигналов опорной частоты на выходе 42, сигналов синхронизации регистра 157 генератора 10 (фиг. 10) с выхода 41 и сигнала сброса триггера

115 блока 5 (фиг. 6) с выхода 10 (фиг. 5).

На вход, 44 поступает сигнал-признак синхронной работы обоих каналов устройства с выхода соответствующего разряда регистра 11 (фиг. 1).

На входы 59 4. 59 2 и 59 1 поступают тактовые импульсы с выходов 163.9, 163.2 и 163.10 генератора 10 (фиг. 10).

На вход 45 блока 4 (фиг. 5) поступает управляющий сигнал с соответствующего выхода регистра 11 (фиг. 1), который определяет источник опорной частоты для дан5

l0 l5

40 ного канала: при единичном (нулевом) значении данного сигнала канал работает от опорных тактовых импульсов, поступающих от собственного генератора 12 (фиг. 11) (от генератора соседнего канала, тактовые импульсы от которого поступают на вход 43 блока 4 с выхода 22.2 соседнего канала). Такое решение позволяет повысить надежность функционирования системы за счет устойчивости ее к отказу одного из генераторов каналов и, кроме того, в процессе отладки проверить работу устройства от каждого из генераторов в отдельности.

Это позволяет отказаться от взаимной синхронизации каналов по каждому тактовому импульсу опорной частоты, что привело бы к снижению быстродействия устройства.

На группу 62 входов блока 4 (фиг. 5) поступают сигналы рабочего режима с выхода тумблера 148.1 блока 9 (фиг. 9) на вход

113.1 блока 4 (фиг. 5), режима настройки с выхода тумблера 148.2 блока 9 (фиг. 9)

»а вход 113.2 блока 4 (фиг. 5) и шагового (тактового) режима отладки с выхода тумблера 148.3 блока 9 (фиг. 9) на вход 113.3 блока 4 (фиг. 5).

На группу 46 входов блока 4 поступают тактовые сигналы частоты рабочего режима с выхода 166.1 генератора 12 (фиг. 11) на вход 114.1 блока 4 (фиг. 5), пониженной частоты для режима отладки с выхода

166.2 генератора 12 (фиг. 11) на вход 114.2 блока 4 (фиг. 5) и одиночные импульсы с выхода 166.3 блока 12 (фиг. 11) на вход

114.3 блока 4 (фиг. 5).

На вход 68.2 поступает сигнал повторения микрокоманды при сбое. Вход 47 блока 4 предназначен для подачи сигнала сброса с выхода кнопки 153 блока 9 (фиг. 9).

Первый блок 5 согласования (фиг. 6) предназначен для торможения и взаимного согласования работы каналов в синхронном режиме, а также согласования работы данного канала с блоками памяти системы.

С выхода 39 выдается сигнал синхронизации записи триггера 93 блока 3 (фиг. 4) .

Выход 48 предназначен для выдачи сигнала взаимосинхронизации в соседний канал.

Выход 49 предназначен для выдачи сигнала-признака пуска данного канала, который поступает с выхода 20.1 на вход 66 (фиг. 1) блока 5 соседнего канала (фиг. 6).

С выхода 50 блока 5 выдается сигнал торможения распределителя 10 импульсов (фиг. 10) для синхронизации работы каналов между собой.

На входы 68.2, 44, 59.1, 40,33. 47, 59.4, 66, 38, 51 и 52 блока 5 поступают соответственно сигналы повторения микрокоманды, признака синхронного режима, тактового импульса с выхода 163.10 блока IO (фиг. 10), сброса триггера 115 блока 5 (фиг. 6), импульса пуска от блока 2, сброса с выхода кнопки 153 блока 9 (фиг. 9), тактового импульса с выхода 163.9 блока 10 (фиг. 10), синхро1336015 низирующего запись в триггер 118 блока 5 по D-входу, признака пуска соседнего канала с выхода 49 блока 5 соседнего канала, останова с выхода блока 6 (фиг. 7), признака торможения данного канала для выполнения подготовительных операций при вводе каналов в синхронный режим функционирования от регистра 11 (фиг. 1) соседнего канала, признака торможения данного канала до момента окончания интерфейсного обмена с памятью системы.

Блок 6 останова по командам (фиг. 7) предназначен для формирования сигнала установки в единичное состояние триггера 118 блока 5 (фиг. 6) и запрета формирования сигнала взаимосинхронизации каналов блоком 3 (фиг. 1 и 4).

На вход 53 блока 6 (фиг. 7) поступает признак останова по адресу с выхода блока

7 (фиг. 8).

На входы разрядов 135.1 — 135.6 группы

63 входов блока 6 поступают сигналы ос- 20 танова при чтении с выхода тумблера 149.1, останова при записи с выхода тумблера !

49.2 останова по адресу чтения из накопителя микрокоманд с выхода тумблера 149.3, задания режима работы по микрокомандам с выхода тумблера 149,4 задания режима работы по командам с выхода тумблера 149.5 и сигнала останова после выполнения текущей микрокоманды с выхода кнопки 149.6.

На входы 59.3, 33, 68.3, 54 и 55 блока 6 поступают соответственно сигналы тактового импульса с выхода 163.3 распределителя

10 (фиг. 10), пуска с выхода блока 2 (фиг. 3), признака конца команды от блока микропрограммного управления с входа разряда 68.3 группы 14.1 входов канала, признака режима работы по микрокомандам от соседнего канала с выхода 26.1 соответствующего разряда регистра 11 (фиг. 1) соседнего канала и признака режима работы по командам с выхода 27.1 соответствующего разряда регистра 11 соседнего канала.

Элемент 134 задержки предназначен для 40 задержки сигнала разрешения записи в триггер 124, поступающего с выхода элемента

ИЛИ 132, на время гарантированного формирования сигнала сравнения адресов схемой 138 сравнения блока 7 (фиг. 8).

На входы 56.1 и 56.2 группы 56 входов 45 блока 6 (фиг. 7) с входа 15.1 канала (фиг. 1) поступают соответственно сигналы-признаки этапов чтения и записи при взаимодействии с памятью системы.

Блок 7 останова по адресу (фиг. 8) предназначен для формирования сигнала останова на выходе 53.

Мультиплексор 137 предназначен для выбора источника текущего адреса для сравнения с содержимым регистра 136 адреса оста нова.

На входы 140.1 и 140.2 мультиплексора

137 поступают коды адреса с формирователя адреса микрокоманд системы и с формирователя адреса ОЗУ системы соответственно.

На вход 141.1 с выхода тумблера 149.3 блока 9 (фиг. 9) поступает единичный (нулевой) сигнал выбора в качестве источника текущего адреса формирователя адреса микрокоманд (формирователя адреса ОЗУ).

Через входы 141.2 в регистр 136 заносится с выходов 155.2 тумблерного регистра

150 блока 9 (фиг. 9) заданный адрес останова при отладке. Запись в регистр 136 производится по сигналу с выхода кнопки 151 блока 9 поступающему на вход 141.3 блока 7 (фиг. 8).

Блок 138 сравнения формирует сигнал останова на выходе 53 при совпадении адресов на входах 142.1 и 142.2.

Блок 8 контроля (фиг. !) предназначен для проверки наличия в каждый момент только одного тактового импульса. Он реализует на выходе 21.1 логическую функцию у3, вычисляемую по формуле, УЗ = Х1Х2...X IO+X I X2XO...X I 0+... +X I X2...XOX IO где х (i g 1 — 10) — значение сигнала с i-го выхода дешифратора

159 блока 10 (фиг. 10).

Блок 9 (фиг. 10) предназначен дпя задания режима функционирования устройства посредством описанных коммутаций элементов 146 †1.

Распределитель 10 импульсов (фиг. 10) предназначен для формирования тактовой сетки частот на группе выходов 59, предназначенной для синхронизации работы эле ментов и узлов предлагаемого устройства, а также внешних по отношению к устройству узлов вычислительной системы, в состав которой оно может быть включено (причем выходы шин синхронизации внешних устройств не показаны).

Алгоритм функционирования распределителя 10 предопределяется структурой преобразователя 158, который на выходах 1 (161.1).

2(161.2), 3(161.3) и 4(161.4) реализует логические функции (р1 (2, (l>3 и у4, определяемые следующими выражениями: (P I = Z I Z4+ Z2Z3, (P2 = ZIZ3+Z2Z3Z4+Z2Z3l5O+Z3Z4lS5, (P3 Z f+Z4+Z2Z315O+Z2Z3i (i>4 = хз+ZIz2+2224+ziz2Z4+х2хз!65 где z, (I E 1 — 4) — значения сигналов на выходах разрядов 162.1, 162.3, 152.5 и 162.7 регистра 157;

z (i g 1 — 4) — значения сигналов на выходах разрядов 162.2, 162.4, 162.6 и 162.8;

lo5, l5o — значения сигналов торможения от устройств интерфейса с ОЗУ системы с входа 65 группы 15.1 (фиг. 1 и 10) и сигнала торможения с выхода 50 блока 5 (фиг. 6) соответственно.

1336015

Функционирование распределителя 10 (фиг. 10) в части выходных сигналов де-! иифратора 159 поясняется временными диаграммами на фиг. 12: состоянии останова распределитель вырабатывает тактовые ими ул ьсы на выходах 163.9 (59.4) и 163. 10 (59.1), а в состоянии торможения — на выходах 163.7 и 163.8 или 1.63.9 и 163.10. Распределитель 10 (фиг. 10) может находиться в состоянии торможения до окончания обмена с ОЗУ. 1О

Дешифратор 159 на выходах 1 (163.1)—

10(163.10) реализует логические функции

d! — dI0

k!k2k3k4

d2 = k 142143144!

d3 = k!k2k3k4! l5

d4 = k!k2k3k4

d8 = k!k2k3k4 !7 = k !421 31 4!

d8 = k!k2k3k 20

dg = k 1 2!431 4!

d !О = k !42!43144 где ki (i(1 — 4) — сигналы на входах 1 — 4 дешифратора 159.

Регистр 11 (фиг. 1) предназначен для приема и хранения слова состояния от процессора данного канала вычислительной системы. Слова состояния определяет режим функционирования как данного, так и соседнего канала устройства.

Рассмотрим функционирование предлагаемого устройства для отладки, которое может работать в режимах автоматического функционирования в рабочем режиме, отладки по командам, отладки по микрокомандам и отладки по тактам.

В исходном состоянии все элементы памяти установлены в нулевое состояние (входы начальной установки условно не показаны). В разомкнутом состоянии с выхода элементов коммутации (показаны условно) блока 9 (фиг. 9) выдается нулевой сигнал.

Режимы отладки и штатного функциони- 40 рования устройства задаются путем выполнения соответствующих коммутаций в блоке 9 задания режима (фиг. 9).

При замыкании кнопки 146 (фиг. 9) триггер 143 устанавливается в единичное состояние. Единичный потенциал с его единич- 4> ного выхода через выход 60 блока 9 поступает на одноименный вход генератора 12 (фиг. 11), что приводит к включению генераторов 164.1 и 164.2, которые начинают на выходах 166.1 и 166.2 формирование тактовых импульсов опорной частоты.

Выбор конкретного источника опорной частоты осуществляется с помощью тумблеров 148. 1 или 148.2 блока 9 (фиг. 9).

При включении тумблера 148.1(148.2), задающего рабочий режим (режим отладки), сигнал с его входа через группу 62 выходов блока 9 (фиг. 9) поступает на вход 113.1 (113)2) блока 4 (фиг. 5) синхронизации, поэтому коммутатором 105 блока 4 формируется цепь подключения к блоку 4 генератора 164.1 (164.2) рабочей (наладочной) частоты через выход 166.1 (166.2) и вход

114.1 (144.2) .

Достоинством конструкции предлагаемого устройства является возможность работы каждого канала как от собственного генератора 12, так и от соответствующего генератора 12 соседнего канала (фиг. 1). Управление выбором источника опорной частоты производится сигналом с выхода 45 регистра

1! состояния. Если соответствующий разряд

45 регистра 11 установлен в единичное (нулевое) состояние, то канал синхронизируется тактовой частотой собственного генератора 12 (с входа 43 канала), выхода

22.1(42) соседнего канала). Это позволяет в режиме отладки проверить функционирование каждого канала как от соответствующего генератора 12 канала, так и от генератора 12 соседнего канала.

Кроме того, в рабочем режиме обеспечивается повышение отказоустойчивости устройства за счет обеспечения работоспособности даже при отказе генератора 12 одного из каналов.

Для перевода устройства в режим тактовой (шаговой) отладки в блоке 9 (фиг. 9) необходимо замкнуть тумблер 148.3, сигнал с выхода которого поступает на вход 113.3 блока 4 (фиг. 5). Формирование одиночных тактовых импульсов производится при нажатиях кнопки 149.7, сигнал с которой поступает на вход 61 генератора 12, где одновибратором 165 формируется одиночный импульс, который с выхода 166.3 (фиг. 11) поступает на вход 114.3 блока (фиг. 5). Поэтому с выхода 41 блока 4 (фиг. 5) выдаются одиночные тактовые импульсы, которые поступают на вход 41 распределителя !О (фиг. 10), который каждый очередной тактовый сигнал на выходах группы 59 формирует только с приходом одиночного импульса с входа 41.

В режиме отладки по микрокомандам в блоке 9 размыкается тумблер 149.7, и замыкается тумблер 149.4, сигнал с выхода которого поступает на вход 135.4 блока 6 (фиг. 7). При этом через элемент ИЛИ 131, триггер 125, элемент ИЛИ 133 блоком 6 на выходе 38 вырабатывается сигнал останова, который по тактовому импульсу 163.9 на входе 59.4 блока 5 устанавливает в единичное состояние триггера 118 блока 5 (фиг. 6) . Поэтому срабатывает элемент ИЛИ

123, с выхода 50 которого сигнал поступает на вход 50 распределителя 10 (фиг. 10). Распределитель 10 при наличии сигнала на входе

50 после выработки последовательности из десяти импульсов на выходах 163.!в

163.10 переходит в состояние останова (фиг. 12). Таким образом, в устройстве каждая микрокоманда реализуется за десять тактовых импульсов. В состоянии останова распределитель 10 (фиг. 10) вырабатывает девятый и десятый тактовый импульсы до мо1336015

5р

55 мента перехода к отладке следующей микрокоманды или в какой-либо другой режим отладки.

В режим покомандной отладки в блоке

9 размыкается тумблер 149.4 и замыкается тумблер 149.5, сигнал с выхода которого поступает на вход 63.5 элемента И 129 блока 6. После выполнения каждой текущей команды на вход 68.3 блока 6 (фиг. 7) с входа соответствующего разряда группы

14.1 входов (фиг. 1) слова состояния от процессора системы поступает сигнал-признак окончания выполнения команды. При этом через элементы И 129, ИЛИ 131, триггер 125, элемент ИЛИ 123 на выходе 38 блока 6 формируется сигнал останова, в результате чего устройство, как и в предыдущем случае, переходит в состояние останова, в котором вырабатываются импульсы на выходах 163.9 и 163.10 (фиг. 10) распределителя (фиг. 12).

В режиме автоматического функционирования (рабочем режиме) устройство работает без остановов, синхронизируясь тактовыми импульсами от генератора 164.1 блока

12 (фиг. 11), который подключается аналогично описанному. При этом тумблеры 149.4, 149.5 и 149.7 разомкнуты.

В процессе отладки устройство может работать в одноканальном (один канал остановлен — пассивен, а другой — активен) или двухканальном (синхронная работа обоих каналов) вариантах. Причем управление запуском пассивного канала в работу может производиться как с соответствующего блока 9 задания режима (фиг. 1), так и под воздействием соответствующих управляющих сигналов соседнего активного канала. При этм сигнал пуска с выхода 33 блока 2 (фиг. 3) может формироваться либо по сигналу с входа 23.1, являющемуся сигналом пуска от соседнего канала, либо по сигналам с выхода 77.3 блока 1 (фиг. 2) или с выхода 92 1 триггера 81 блока 2 (фиг. 3) при занесении в регистр 69 соответствующей информации с тумблерного регистра 154.1. Сигнал пуска с выхода 33 блока 2 устанавливает в нулевое состояние триггеры 124 и 126 блока 6 (фиг. 7).

При отсутствии сигналов отладки по микрокомандам на входах 135.4 и 54 блока 6 в автоматическом и покомандном режимах функционирования и признака окончания выполнения команды на входе 68.3 бока 6 или признака покомандного режима функционирования на входах 135.5 и 55 на всех входах элемента ИЛИ 131 будут нулевые сигналы.

Следовательно, триггер 125 будет также в нулевом состянии и на выходе 38 останова блока 6 сформируется нулевой сигнал, который по девятому тактовому импульсу на входе

59.4 блока 5 (фиг. 6) установит триггер

118 в нулевое состояние, что снимет торможения с выхода 50 блока 6 и распределитель 10 начнет вырабатывать тактовые импульсы на выходах 163.1 †1.10.

12

Содержимое регистра 69 определяет адрес начальной микрокоманды операций отладки. Сигнал с выхода 77.2 блока 1 (фиг. 2) поступает на синхровход 90.2 триггера 81, который устанавливается в единичное состояние в связи с отсутствием в состоянии останова единичного сигнала на входе 49 блока 2 (фиг. 3). Потенциал с выхода 91.1 триггера

81 разрешает через вход 75.2 коммутаторов

71:73 блока 1 (фиг. 2) выдачу адреса микро1Р программы операций отладки с выходов

78.1 — 78.3 блока 70 на соответствующие выходы группы 28 выходов блока 1 (фиг. 2).

При поступлении очередного пятого тактового импульса с выхода 163.5 распределителя 10 (фиг. 10) на вход 59 5 блока (фиг. 3) через элемент ИЛИ 87 осуществляется установка триггера 81 в нулевое состояние. Вследствие этого сигналы с выходов

92.1 и 92.2 триггера 81 через входы 76.2 и

76.1 блока 1 (фиг. 2) настраивают коммутаторы 71 — 73 на передачу адреса прерывания с группы 13.1 входов на группу 28 выходов, что обеспечивает возможность выхода системы на микропрограмму обработки прерываний по окончании выполнения текущей микропрограммы. Триггер 81 может устанавливаться в нулевое состояние также по сигналу с выхода кнопки 153 сброса (фиг. 9), поступающему на вход 91.1 блока (фиг. 3), разрешая тем самым формирование сигнала пуска аналогично описанному. Для устранения влияния дребезга элементов коммутации в блоке 9 (фиг. 10) сигнал пуска, поступая с выхода 33 блока 2 (фиг. 3) на вход триггера 116 блока 5 (фиг. 6), устанавливает его в единичное состояние. Потенциал с выхода 49 блока 5 поступает на вход элемента 84 (фиг. 3) и запрещает тем самым повторение формирования сигнала пуска с выхода 33 блока 2 (фиг. 3).

Для считывания микрокоманды соответствующий канал формирует сигнал разрешения считывания с выхода 34 блока 3 (фиг. 4)

4р в блок микропрограммного управления. Этот сигнал формируется по тактовому импульсу с выхода 59.2 (163.2) распределителя 10 (фиг. 10), если данный канал находится в активном состоянии, либо по сигналу с входа 24.1 (фиг. 1 и 4) от соответствующего

45 разряда регистра 11 соседнего канала (активного) для активизации чтения в пассивном канале.

При выполнении отладки в режиме микрокоманд кнопкой 153 на выходе 47 (фиг. 9 и 1) блока 9 формируется сигнал сброса. По этому сигналу триггер 116 блока 5 (фиг. 6) устанавливается в нулевое состояние, триггер 118 — в единичное состояние, формируя через элемент ИЛИ 123 на выходе 50 сигнал торможения, переводя распределитель 10 в состояние останова (фиг. 12)

Сигналом сброса, поступающим на вход 47 распределителя 10 (фиг. 10), регистр 157 устанавливается в состояние выдачи тактового импульса с выхода 163.9 (59.4) . Поэтому

1336015 после отпускания кнопки 53 на выходах !

63.9 и 163.10 блока начинается циклическая выдача девятого и десятого тактовых импульсов. Кроме того, по сигналу сброса с входа 47 блока 3 элементом ИЛИ 99 на выходе 34 формируется сигнал чтения микрокоманды, устанавливающей блок микропрограммного управления процессоров, канала системы в исходное состояние.

Функционирование двух каналов устройства в синхронном режиме обеспечивается за счет синхронизации обоих каналов по началу выполнения очередной микрокоманды. Во время выполнения микрокоманды оба канала могут функционировать асинхронно и независимо. Согласование каналов осуществляется за счет торможения опередившего канала в состоянии циклической выдачи девятого и десятого тактовых импульсов с выходов 163.9 и 163.10 распределителя 10 соответственно (фиг. 10 и 12).

Окончание выполнения микрокоманды в каждом канале идентифицируется по выдаче тактового импульса с выхода 163.10 распределителя 10. После сформирования этого тактового импульса как в собственном, так и в соседнем канале, »а выходе 35 блока 3 (фиг. 4) канала формируется сигнал разрешения продолжения работы данного канала вычислительной системы. Этот сигнал может быть использован внешней системой, например, для сравнения результатов выполнения микрокоманды в одном и другом каналах с целью повышения отказоустойчивости функционирования системы.

Ввод в синхронный режим функционирования каналов осуществляется следующим образом. По замыкании кнопки останова !

49.6 в блоке 9 (фиг. 9) возбуждается вход !

35.6 блока (фиг. 7) и триггер 126 по тактовому импульсу 163.3 на входе 59.3 блока б устанавливается в единичное состояние, в результате чего на выходе 38 блока 6 формируется сигнал останова, которой приводит к установке триггера 118 (фиг. 6) в единицу и к формированию сигнала на выходе 50 блока 5 (фиг. 6) и зацикливанию каждого из каналов в состоянии останова (фиг. 12) аналогично описанному.

После этого внешними по отношению к предлагаемому устройству средствами в счетчик адреса команд процессора соответствующего канала системы заносится адрес заданной команды, затем в регистр 11 (фиг. 1) обоих каналов записывается единица в соответствующий разряд, единичное состояние выхода 44 которого задает синхронный режим функционирования каналов. По сигналу с входа 44 устанавливаются в единичное состояние триггеры 101 и 102 блока 4 (фиг. 5), а также триггер 116 блока 5 (фиг. 6). В результате этого срабатывает по импульсу с входа 59.1 элемент И 111 (фиг. 5) и запрещает подачу тактовых импульсов через элемент И 109 на распределитель 10. По45

Аналогично описанному для первого канала из блока 9 второго канала инициируется выдача сигнала пуска с выхода 33 блока 2 (фиг. 3) второго канала, который устанавливает в единичное состояние триггер 116, а по тактовому импульсу 163.9 на входе 59.4 блока 5 установится в единичное состояние триггер 117 блока 5 (фиг. 6) второго канала. По тактовому импульсу

163.10 на входе 59.1 срабатывает элемент

И 122, который установит в нулевое состоян не тр и гге р 118.

Вследствие того, что на входы элемента 123 поступают нулевые сигналы, сигнал с выхода 50 блока 5 (фиг. 6) снимается и распределитель 10 (фиг. 10) выходит из режима останова и возобновляет выработку пол

14 этому каждый канал «зависает» в состоянии, определяемом выдачей десятого тактового импульса с выхода 163.10 распределителя

IO. Выходной сигнал триггера 115 поступает на вход 39 блока 3 (фиг. 4) и устанавливает в единичное состояние триггер 93 блока 3 (фиг. 4).

Допустим, что ведущим при вводе в синхронизм является первый канал. На тумблерном регистре 154.1 блока 9 (фиг. 9) это10

ro канала формируется сигнал, который устанавливает в единицу девятый разряд регистра 69 блока 1 (фиг. 2). Вследствие этого аналогично описанному формируется сигнал пуска на выходе 33 блока 2 (фиг. 3) и устанавливается в единичное состояние триггер 116 блока 5 (фиг. 6) первого канала и выдает сигнал с выхода 49. В этом случае срабатывает элемент И 120, формирующий сигнал на выходе 48.

Сигналы с выходов 48 и 49 (19.1 и 20.1)

20 поступают на входы 37 и 66 второго канала.

Вследствие этого во втором канале сигналом с входа 37 устанавливается в единичное состояние триггер 94 блока 3 (фиг. 4).

Поэтому на выходе элемента И 96 появляется единичный сигнал, который поступает на вход 36 блока 4 (фиг. 5). Это приводит к установке триггера 103 блока 4 в единичное состояние и срабатыванию элемента

ИЛИ 107, выходной сигнал которого устанавливает триггер 102 в нулевое состояние.

B результате этого сигнал с выхода элемен та И 11, запрещающий поступление синхроимпульсов на вход 41 распределителя

10, снимается, а распределитель 10 (фиг. 10) зацикливается в состоянии останова на девятом-десятом тактовых импульсах, так как с выхода 50 блока 5 (фиг. 6) подаетЗ5 ся сигнал останова. Сигнал с выхода элемента 96 поступает также на вход элемента ИЛИ 97. Так как сигнал»а входе 47 блока

3 отсутствует, то на выходе элемента 97 появляется единичный сигнал, который через

40 элемент 100 задержки, на время сброса триггера 102 блока 4 (фиг. 5), устанавливает триггеры 93 и 94 блока 3 (фиг. 4) в нулевое состояние.

1336015

16 ных серий тактовых импульсов на выходах

163.1 — 163.10 (фиг. 10).

После установки триггера 116 (фиг. 6) в единичное состояние срабатывает элемент

И 120 и формирует на выходе 48 сигнал, который поступает на выход 19.2 второго канала и далее на вход 37 блока 3 (фиг. 4) первого канала. При этом устанавливается в единичное состояние триггер 94 первого канала, далее аналогично описанному для второго канала через элементы 96, 97 и 100

10 устанавливаются в нулевое состояние триггеры 93 и 94, в единичное состояние триггер 103 (фиг. 5) и в нулевое состояние триггер 102 блока 4, снимается зависание на в