Устройство для цифровой обработки сигналов

Устройство для цифровой обработки сигналов

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть нсно.тьзовано в ариф.метических устройствах сиециа. шзированных процессоров для цифровой обработки сигналов. Цель изобретения - расширение функциональных возможностей за счет вьнтолнеиия фильтрации и Z-нреобразования. йоставленная цель достигается за счет того, что в состав устройства входят мультиилексоры, регистры сдвига, э, 1емент1 1 и, блоки иостоянной памяти, D-триггеры, двухразрядные регистры сдвига, коммутаторы , сумматор-вычитатель, сумматор, элемент НЕ, блок микропрограммного управления, ключ запуска и ключ выбора режима. 1 з.п. ф-лы, 2 ил. S ел со со О5 О to 00

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5и 4 G 06 F 15 332

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ (21 ) 3972455/24-24 (22) 01 11.85 (46) 07.09.87. Бюл. ¹ 33 (71) Ленинградский электротехнический институт им. В. И. Ульянова (Ленина) (72) А. С. Альховик, В. з,. Байков, И. Г. 3орофеев и А. М. Попов (53) 681.32 (088.8) (56) Авторское свидетельство СССР № 752348, кл. G 06 F 15/332, 1980.

Despain А. Ч. Fourier Transforni Computer usinp C0RDIC Iterations. — IEEE

Trans, on Computers, о1. 4 — 23, ¹ О. р. 993-- 1001.

„„SU„„1336028 А 1 (54) УСТРОЙСТВО ЗЛЯ ЦИФРОВОЙ

ОБРАБОТКИ СИГНАЛОВ (57) Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах специализированных процессоров для цифровой ооработки сигналов. Цель изобретения — расширение функциональных возможностей за счет выполнения фильтрации и Z-преобразования. Поставленная цель достигается за счет того, что в состав устройства входят мультиплексоры, регистры сдвига, элементы

И, блоки постоянной памяти, D-триггеры, двухразрядные регистры сдвига, коммутаторы, сумматор-вычитатель, сумматор, элемент

НЕ, блок микропрограммного управления, ключ запуска и ключ выбора режима. 1 з.п. ф-лы, 2 ил.

1336028

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах специализированных процессоров для цифровой обработки сигналов.

Целью изобретения является расширение функциональных возможностей устройства для цифровой обработки сигналов за счет выполнения фильтрации и Z-преобразования.

На фиг. 1 изображена структурная схема устройства для цифровой обработки сигналов; на фиг. 2 — функциональная схема блока микропрограммного управления.

Устройство для цифровой обработки сигна10B содержит (фиг. 1) семь мультиплексоров — 7, четыре регистра 8 — 11, сдвига, четыре элемента И 12 — 15, два блока 16 и 17 постоянной памяти, два D-триггера 18 и 19, два двухразрядных регистра 20 и 21 сдвига, два коммутатора 22, 23, сумматор-вычитатель 24, сумматор, элемент НЕ 26, блок 27 микропрограммного управления, ключи запуска 28 и выбора режима 29.

Блок микропрограммного управления (фиг. 2) содержит генератор 30 тактовых импульсов, два D-триггера 31 и 32, счетчик

33, элементы И 34 — 37, элемент ИЛИ 38, узел 39 постоянной памяти, регистры 40 — 42, дешифратор 43, вход 44 запуска, первый 45, второй 46 и третий 47 входы логических условий, выходы 48 — 48 -, и группы выходов 481 — 48 q.

Устройство может использоваться в двух режимах: как цифровой рекурсивный фильтр и как вычислитель для БПФ и Z-преобразования. В режиме цифрового фильтра устройство реализует звено второго порядка и работает в соответствии со следующими соотношениями у (и) =ry2(n 1) cos

yi (n), у (и) — вспомогательные переменные, Параметры r и р определяют передаточную функцию фильтра.

Z2

Н(Х) — Х- 2„., +,- 0 r<1

В режиме БПФ или Z-преобразования устройство выполняет умножение на «поворачивающий» множитель

B i = Br W", (2) где W=exp (— j- "/N); г — вещественное число, причем r= 1 для преобразования Фурье 0

B=x+jy — комплексное число; п, k — целые

В основе выражений (1) и (2) лежат операция поворота вектора в комплексной плоскости на угол (на угол — 2™Е в выражении (2) и умножения на вещественное (5) число r. Данные операции реализуются в заявленном устройстве на основе итерационных алгоритмов «цифра за цифрой».

Поворот вектора осуществляется в известном устройстве в соответствии с алгоритмом

x; i=x;+E;2 у;;

y i — — у,— (2 х;;

0;+ =e,-(arctg2

E;=sigre;; xo=x; yo=y; i=0,1,..., N — 1, 10 где N — разрядность операндов.

После выполнения N итераций координаты x„, у отличаются от исковых в К, раз, тае k,=Ë-тЛ+2 З т Коррекция результата в известном устройстве требует дополнитель15 ных временных затрат. Пусть г = — —. Представим r в следующем виде и-, г, = П (1+у,2 ),. (4) где у;= — 1 или l.

Алгоритм представления ri в виде (4)

20 соответствует операции вычисления экспоненциальной функции по алгоритму «цифра за цифрой»

x; i =x;+y;x;2

Q;+i=@,— lп(1 — у;2 );

= sign(; при начальных условиях xp= 1, gp=lnri, i=0,0,1,1,..., N — 1.

Недостатком алгоритма (5) является необходимость «двойных шагов» и двойной набор констант. Воспользуемся тем, что

30 0

x; i=x; — у;х,2

9+ =»(I — Ъ2 "Ро)+Я

y;=ent (l0g (+Q;))=q

Рз= С1. — 2 — з хо=1, Qo= — Inrn i=0,1,2,...,N — 1, Тогда после М итераций Як=0, X

40 ю„»

= "кц, (овмещая операции (3) и (5), получают алгоритм вращения вектора по любой наперед заданной траектории: х,+ =х;+Ц,2 у; — у;2 +%1 — ;у;2 2 +Р"У (М

45 e,+ =e,— ;агс1у2 "; (66)

g,=signe;, (6 ь)

Q; i=In (1 — у;2 "+Р з) +ф; (бг.) у,=lnt (Iog2(+Q;) ) =qN

P;=q„2;, i=0,1,2,„.,N — 1;

Для режима цифровой фильтрации на50 чальные условия в (6)

xo=y2(n — 1); yo=yi(п — 1);

Qo= — In (г/kd); Qo=(p.

Для умножения на rw""

xo=x; yo=y;

Qp= !п(г/).р), gp= — ïk

Первый 8 и второй 9 регистры сдвига предназначены для хранения текущих значений х; и у; соответственно. С помощью

1336028 мультиплексоров 1 и 2 осуществляется умножение соответственно х, и у, на 2

Мультиплексоры 4 и 5 служат для умножения х; и у; на 2 +Р, а мультиплексоры

Зи6на2 "+"

Соотношения (6а) реализуются совокупностью блоков 16, 18, 20, а (6б) — блоками 17, 19, 21. Текущий угол поворота

О; вычисляется с помощью сумматора вычитателя 24 и хранится в третьем регистре 10 сдвига. Величина Q; хранится в четвертом регистре 11 сдвига и на каждой итерации вычисляется с помощью сумматора 25.

Константы atctg2 и In(1 — 2 ) поступают с третьего и шестого выходов блока

27 микропрограммного управления. Операнды и промежуточные переменные представлены в дополнительном коде, N — разрядность операндов. Работу устройства рассмотрим на примере для N=Ç.

Устройство работает следующим образом.

После включения питания на четвертом выходе блока 27 появляется потенциал логического нуля, ключ запуска 28 замкнут, на первом входе блка 27«0», при этом на выходах 48з, 48, 486 — 48g, 48 ï 48ы, 48 .. блока 27 устанавливается логический нуль.

Это приводит к сбросу в нуль регистров

8 — 11 сдвига, установке в начальное состояние сумматора 25 и двух разрядных регистров 20 и 21 сдвига, причем старшие разряды двухразрядных регистров 20 и 21 сдвига устанавливаются в «О», а младшие— в «1». Начальная установка сумматора 25 означает установку в «О» его внутреннего триггера переноса. Первый D-триггер 18 сбрасывается, а второй D-триггер 19 устанавливается в «1». Внутренний триггер переноса сумматора-вычитателя 24 устанавливается в

«l», Выходы 48, 48 р, 48 и 4816 — 48 в блока

27 находятся в состоянии «1». Состояние выхода 48 зависит от положения ключа

29 выбора режима 29.

На группах выходов 48,— 48 блока 27 устанавливается код, соответствующий режиму ввода начальных значений операндов (для данного примера — 3, в общем случае N). Группа выходов 481v находится в нулевом состоянии.

В режиме цифрового фильтра ключ 29 выбора режима замкнут, на соответствующем входе четвертого элемента И логический «О», загрузка в регистр 8 сдвига запрещена. На втором выходе блока 27 — «1».

Начало работы устройства определяется моментом размыкания ключа 28 запуска. При этом на первом выходе блока 27 появляется тактовая последовательность импульсов, синхронизирующая работу устройства. В тактах 0 — 2 происходит ввод отсчета входного сигнала и его суммирование с предыдущим содержимым регистра 9 сдвига (при вводе нулевого отсчета — с нулем). При этом входной отсчет наличия с младших разрядов с помощью мультиплексора 1 подается на третий разряд адресного входа блока 17. Одновременно содержимое регистра сдвига 9 сдвиг вправо и через элемент И 13 поступает на второй разряд адресного входа бока 17. В тактах 0 — 2 на входах первом, четвертом, пятом и шестом разрядах адресного входа блока 7—

«О». Тогда сигнал на первом выходе блока

17 представляет собой биты разности операндов, поступающих из второго регистра

9 сдвига и первого мультиплексора l. Для получения суммы входной отсчет предварительно инвертируется элементом НЕ 26, а второй D-триггер 19 предустанавливается в

«1». В дальнейшем D-триггер 19 (как и

D-триггер 18) используется для хранения переносов, возникающих при сложении. Результат сложения с первого выхода блока ! 7 записывается во второй регистр 9 сдвига.

На всех разрядах, кроме седьмого адрес20 ного входа блока 16 — «О», поэтому содержимое первого регистра 8 сдвига при прохождении через блок 16 не изменяется.

В третий регистр 10 сдвига аналогичным образом через первый коммутатор 22 и сумматор-вычитатель 24 заносится параметр Оо, а в четвертый регистр 11 сдвига соответственно через блоки 23 и 25 — параметр Q,.

В такте 1 на вход 46 управления с выхода блока 7 поступает первый разряд параметра Qo — qi и передним фронтом второ3р го тактового импульса фиксируется в блоке

27 как величина рв. В также 2 с выхода блока 7 поступает старший разряд параметра Oo — q, а с выхода блока 24 на вход 45 блока управления — старший (знаковый) разряд па ра метра Оо — ср . Пер едн им фронтом третьего тактового импульса указанные разряды фиксируются в блоке 27 и поступают на его выходы 486 и 48-, соответственно как величины уо и ";о. Разряд qi используется в блоке 27 для модификации кодов, поступающих на управляющие входы блоков

40 3, 4, 5, 6. Если q =1, коды 1 и 11 групп выходов совпадают и равны номеру итерации. Если qua=0, код 11 группы выходов блока 27 на 1 больше кода группы выходов 48,. Таким образом, с помощью мультиплексоров 4 и 5 реализуется сдвиг операндов на i+p, разрядов, а с помощью мультиплексоров 3 и 6 — на 2,+р, разрядов.

В тактах с 3 по 5 выполняется нулевая итерация. В начале третьего такта импуль5р сом на входах установки сумматор 25 и двухразрядные регистры 20 и 21 сдвига устанавливаются в начальное состояние: триггер сумматора 25 сбрасывается, старшие разряды блоков 20 и 21 устанавливаются в «О», а младшие — в «1». Такая же уста55 новка осуществляется в начале каждой следующей итерации. Появление импульсов начальной установки íà R u S входах блоков

18, 19 и 24 определяется логическими

1336028

Формула изобретения

55 функциями fo, (o,...,fi в начале каждой итерации. На управляющих входах блоков 22 и 23 «О», информация с выходов регистров

10 и 11 сдвига поступает на вторые входы сумматора-вычитателя 24 и сумматора 25 соответственно. Одновременно с выхода 48 блока 27, начиная с младших разрядов на первый вход сумматора-вычитателя 24 постуА пает константа Со. Тип операции в блоке 24 определяется уровнем сигнала на его управляющем входе. При «1» осуществляется сложение, при «О» — вычитание. Результат по битам возвращается в регистр 10 сдвига. Фронтом 6-го тактового импульса старший (знаковый) разряд фиксируется в блоке 27 и поступает на его выход 47 как величина ь Код «00» на 1 группе выходов в течение итерации обеспечивает поступление на выходы блоков 1 и 2 операндов, хранящихся в регистрах 8 и 9 сдвига соответственно, начиная с нулевого разряда.

Код 11 и 111 групп выходов равен 00 или 01 в течение третьего и четвертого тактов, что определяется значением разряда ць На пятом такте на группах выходов 48 и 48 код

00, что связано с необходимостью осуществлять арифметический сдвиг операндов. Последвательность смены состояний на группах выходов 48;, и 48д блока 27 обеспечивает поступление на выходы мультиплексоров 3 — 6 операндов начиная либо с нулевого (при q = 1), либо с первого (при qi=

=О) разрядов. В последнем случае на выходы блоков 3 — 6 в 4 и 5 тактах поступает знаковый разряд. С входов соответствующих мультиплексоров информация поступает на адресные входы блока 16 и блока 17, где реализуются соотношения (ба) и (6б),.

Младшие разряды результатов с первых входов блоков 16 и 17 на каждом такте возвращаются соответственно в регистры

8 и 9 сдвига, а переносы, формируемые на втором и третьем выходах блоков 16 и 17, записываются соответственно в D-триггеры

18 и 19 и двухразрядные регистры 20 и 21 сдвига. Таким образом переносы, сформированные на вторых выходах ПЗУ, в третьем такте поступают на входы 0 блоков 16 и 17 на четвертом такте, а переносы с третьих выходов попадают на седьмые разряды адресных входов блков 16 и !7 на пятом такте. Код 01 группы выходов 48iv блока

27 в тактах 3 — 5 обеспечивает подключение второго выхода четвертого регистра 11 сдвига через мультиплексор 7 к входу 47 блока

27. С выхода 48ь блока 27 в тактах 3 — 5 поступают, начиная с младшего, разряды константы Co(Co=In(1 — 2 ) при qua=0). При 1 на первом входе третьего элемента И 14 константа Со поступает на сумматор 25 и складывается с содержимым регистра

11 сдвига. Результат операции возвращается в блок 11. Фронтом пятого тактового импульса разряд результата qoo, поступающий с выхода блока 7, фиксируется в блоке

27 и используется как Pi на следующей итера ции. Передним фронтом шестого та ктового импульса разряд qoi фиксируется в блоке 27 и поступает на его шестой выход как величина j i.

В течение нулевой итерации информация из второго регистра 9 сдвига поступает на второй выход устройства и тактируется импульсами на третьем выходе устройства.

Работа устройства на первой и второй итерациях происходит аналогично. После завершения второй итерации устройство переходит к вводу очередного отсчета, и процесс повторяется. Остановка устройства производится замыканием ключа 28, при этом все блоки устанавливаются в начальное состояние. Описанный алгоритм работы легко распространить на произвольную разрядность N. При этом для вычисления одного отсчета потребуется N+1 итераций по N тактов.

При использовании устройства для вычисления БПФ или Z-преобразования ключ 29 разомкнут. Устройство начинает работать при размыкании ключа 28 запуска. При разомкнутом ключе 29 на соответствующем входе четвертого элемента И 15 логическая «1» и загрузка в первый регистр 8 сдвига разрешена. На вторых входах первого и второго элементов И 12 и 13 логический

«О», что соответствует вводу опера ндов.

Ввод осуществляется в тактах 0 — 2. При этом на выходах первого и второго элементов И 12 и 13 и мультиплексоров 3 — 6 логический «О». В тактах 0 — 2 результат предыдуших вычислений хранится в первом и втором регистрах 8 сдвига и 9, поступает на выходы устройства и сопровождается тактовыми импульсами на его третьем входе. Одновременно с первого и второго входов устройства через первый и второй мультиплексоры, блоки 17 и 16 операнды заносятся соответственно во второй 9 и первый 8 регистры сдвига, а с третьего и четвертого входов через блоки 22 и 24, 23 и 25, в третий 10 и четвертый 11 регистры сдвига записываются коэффициенты 0о и Qo.

В начале третьего такта на выходе 2 блока 27 управления появляется «!» и далее нулевая, первая и вторая итерации выйполняются описанным образом. Для и роизвольной разрядности умножение на «поворачиваюший» множитель требует (Х+1) N тактов.

1. Устройство для цифровой обработки сигналов, содержащее два мультиплексора, три регистра сдвига, три элемента И, сумматор-вычитатель, ключ запуска и блок микропрограммного управления, причем разрядные выводы первого регистра сдвига соединены с информационными входами

1336028 первого мультиплексора, разрядные выходы второго регистра сдвига соединены с информационными входами второго мультиплексора, выходы последовательной выдачи первого и второго регистров сдвига подключены к первым входам соответственно первого и второго элементов И и являются соответственно первым и вторым информационными выходами устройства, выход сумматора-вычитателя подключен к информационному входу третьего регистра сдвига, первый выход блока микропрограммного управления подключен к входам синхронизации первого, второго и третьего регистров сдвига и сумматора-вычитателя, второй выход блока микропрограммного управления подключен к вторым входам первого и второго элементов И, третий выход блока микропрограммного управления подключен к входу синхронизации сумматора-вычитателя, четвертый выход блока микропрограммного управления подключен к управляющему входу запуска, выходы первой группы блока микропрограммного управления подключены к управляющим входам первого и второго мультиплексоров, а выход ключа запуска подключен к входу запуска блока микропрограммного управления, отличающееся тем, что с целью расширения функциональных возможностей за счет выполнения фильтрации и Z-преобразования, в него введены третий, четвертый, пятый, шестой и седьмой мультиплексоры, два блока постоянной памяти, два D-триггера, два двухразрядных регистра сдвига, два коммутатора, четвертый регистр сдвига, сумматор, элемент НЕ, четвертый элемент И и ключ выбора режима, причем разрядные выходы первого регистра сдвига подключены к информационным входам третьего и четвертого мультиплексоров, а разрядные выходы второго регистра сдвига подключены к информационным входам пятого и шестого мультиплексоров, выходы второго и первого мультиплексоров подключены к первым разрядам адресных входов соответственно первого и второго блоков постоянной памяти, первые выходы которых подключены к информационным входам соответственно первого и второго регистров сдвига, выходы первого и второго элементов И подключены к вторым разрядам адресных входов соответственно первого и второго блоков постоянной памяти, вторые выходы которых подключены к входам соответственно первого и второго D-триггеров, выходы которых подключены к третьим разрядам входов соответственно первого и второго блоков постоянной памяти, третьи выходы которых подключены к информационным входам соответственно первого и второго двухразрядных регистров сдвига, выходы которых подключены к четвертым разрядам адресных входов соответственно первого и второго блоков постоянной памяти, пятые разряды адресных входов ко10 торых подключены к выходам соответственно третьего и шестого мультиплексоров, шестые разряды адресных входов первого и второго блоков постоянной памяти подключены к выходам соотетственно четвертого и пятого мультиплексоров, выход третьего регистра сдвига подключен к первому информационному входу первого коммутатора, выход которого подключен к первому информационному входу сумматора-вычитателя, выход которого подключен. к первому входу логических условий блока микропрограммного управ. пения, разрядные выходы четвертого регистра сдвига подключены к информационным входам седьмого мультиплексора, выход последовательной выдачи четвертого регистра сдвига подключен к первому информационному входу второго коммутатора, выход которого подключен к первому информационному входу сумматора, выход которого подключен к информационному входу четвертого регистра сдвига и дополнительному информационному входу седьмого мультиплексора, выход которого подключен к второму входу логических условий блока микропрограммного управления, выход третьего элемента И подключен к второму информационному входу сумматора, выход элемента НЕ подключен к информационному входу первого мультиплексора, выход четвертого элемента И подключен к информационному входу второго мультиплексора, первый выход блока микропрограммного управления подключен к входам синхронизации четвертого регистра сдвига, первого и второго D-триггеров, первого и второго двухразрядных регистров сдвига и сумматора, четвертый выход блока микропрограммного управления подключен к управляюгцим входам

З5 мультиплексоров с третьего по шестой и управляющим входом ключа выбора режимов, выход которого подключен к третьему входу логического условий блока микропрограммного управления, первому входу четверто40 го элемента И, пятый выход блока микропрограммного управления подключен к первому входу третьего элемента И, шестой выход блока микропрограммного управления подключен к второму входу третьего элемента И и седьмым разрядам адресных

4> входов первого и второго блоков постоянной памяти, седьмой выход блока микропрограммного управления подключен к управляющему входу сумматора-вычитателя и восьмымразрядам адресных входов первого и второго блоков постоянной памяти, восьмой выход блока микропрограммного управления подключен к установочным входам сумматора, первого и второго двухразрядных регистров сдвига, девятый, десятый, одиннадцатый, двенадцатый, тринадцатый и четырнадцатый выводы блока микропрограммного управления подключены соответственно к Квходу первого D-триггера, S-входу первого

D-триггера, S-входу первого D-триггера, вхо1336028

70 ду обнуления сумматора-вычитателя, установочному входу сумматора-вычитателя, R-входу второго D-триггера и S-входу второго D-триггера, пятнадцатый выход блока микропрограммного управления подключен к входам сброса регистров сдвига с первого по четвертый, шестнадцатый выход блока микропрограммного управления подключен к управляющим входам первого и второго коммутаторов, семнадцатый выход блока микропрограммного управления является выходом окончания вычислений устройства, первым информационным входом которого является вход элемента НЕ, вторым, третьим и четвертым информа5

10 ционными входами устроиства являются соот- 75 ветственно второи вход четвертого элемента И, вторые информационные входы первого и второго коммутаторов, выходы второй группы блока микропрограммного управления подключены к управляющим входам четвертого и пятого мультиплексоров, 20 выходы третьей группы блока микропрограммного управления подключены к управляющим входам третьего и шестого мультиплек=оров, а выходы четвертой группы блока микропрограммного управления подключены к управляющим входам седьмого мультиплексора.

2. Устройство по и. 1, отличающееся тем, что блок микропрограммного управления содержит три регистра, узел постоянной памяти, дешифратор, два D-триггера, счетчик, четыре элемента И, элемент ИЛИ и генератор тактовых импульсов, выход которого подключен к входу. синхронизации первого D-триггера, тактовым входам первого и второго регистров, первому входу первого элемента И, первому входу второго элемента И, выход которого подключен к первым входам третьего и четвертого элементов И, первому входу дешифратора и счетному входу счетчика, информационный выход которого подключен к первому адресному входу узла постоянной памяти, пер- 40 вый и второй выходы которого подключены к информационным входам соответственно первого и второго регистров, выходы нулевого, первого, второго, третьего, четвертого и девятого разрядов второго регистра подключены соответственно к установочному входу третьего регистра, первому входу элемента ИЛИ, второму входу третьего элемента И, второму входу второго элемента И, второму входу дешифратора и второму входу четвертого элемента И, инверсный выход первого D-триггера подключен к третьему входу дешифратора и второму входу элемента ИЛИ, выход которого подключен к установочному входу счетчика и R-входу второго D-триггера, выход и вход синхронизации которого подключены соответственно к второму адресному входу блока постоянной памяти и выходу третьего элемента

И, выход второго элемента И подключен к тактовому входу третьего регистра, R-вход и D-вход первого D-триггера соединены и являются входом запуска блока, первым входом логических условий которого является первый разряд информационного входа третьего регистра, нулевой разряд информационного входа которого соединен с D-входом второго D-триггера и является вторым входом логических условий блока, третьим входом логических условий которого является третий адресный вход узла постоянной памяти, выход первого элемента И, выходы седьмого и шестого разрядов второго регистров являются соответственно первым, вторым и третьим выходами блока, четвертый выход которого соединен с входом задания логического нуля устройства, выход пятого разряда второго регистра является пятым выходом блока, шестой и седьмой выходы которого соединены соответственно с четвертым и пятым входами дешифратора и подключены к выходам соответственно первого и второго разрядов третьего регистра, выходы с первого по седьмой дешифратора являются выходами соответственно с восьмого по четырнадцатый блок, пятнадцатый выход которого соединен с вторым входом первого элемента

И и подключен к прямому выходу первого

D-триггера, выход восьмого разряда второго регистра является шестнадцатым выходами блока, семнадцагым и восемнадцатым выходами которого являются соответственно третий вход логических условий блока и выход четвертого элемента И, выходы семнадцатого и шестнадцатого разрядов первого регистра являются выходами первой группы блока, выходами второй группы которого являются выходы четырнадцатого и пятнадцатого разрядов первого регистра, выходы двенадцатого и тринадцатого разрядов которого являются выходами третьей группы блока, выходами четвертой группы которого являются выходы десятого и одиннадцатого разрядов первого регистра. ззьоль иг. 1

1336028

Составитель А. Баранов

Реда кто р С. Патру шева Техред И. Верес Корректор Г. Решетник

Заказ 3804/45 Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

I! 3035, Москва, ж — 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4