Арифметическое устройство для процессора быстрого преобразования фурье

Арифметическое устройство для процессора быстрого преобразования фурье

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано для построения процессоров быстрого преобразования Фурье. Цель изобретения - повышение быстродействия. Поставленная цель достигается за счет того, что устройство имеет блок синхронизации 1, регистры 2, 3, 4, 5, 6, сумматоры - вычитатели 7, 8, умножитель 9, мультиплексоры 10, 11, 12, вход 13 запуска устройства, входы 14, 15 операндов, информационный выход 16 устройства и соответствующие связи между узлами устройства. 1 ил. S (Л ;} 12 ТТ 16 ( со со О5 о оо

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1336030 (5!) 4 О 06 Г 15/332

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

СО

Cb

CO

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К ABTOPCHGMV СВИДЕТЕЛЬСТВУ (21) 4047786/24-24 (22) 01.04.86 (46) 07.09.87. Бюл. № 33 (72) С. А. Гамкрелидзе. A. В. Завьялов и А. В. Боровицкий (53) 681.32 (088.8) (56) Авторское свидетельство СССР № 1020833, кл. G 06 F 15/332, !983.

Сержанович Д. С., Фуфин С. В. БИС микропроцессора для быстрого преобразования Фурье К! 815ВФЗ. — Белорусский

НИИ научно-технической информации. Информационный листок № 118, 1986. (54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО

ДЛЯ ПРОЦЕССОРА БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано для построения процессоров быстрого преобразования Фурье. Цель изобретения — повышение быстродействия.

Поставленная цель достигается за счет того, что устройство имеет блок синхронизации 1, регистры 2, 3, 4, 5, 6, сумматорь — вычитатели 7, 8, умножитель 9, мультиплексоры

10, 11, 12, вход 13 запуска устройства, входы 14, 15 операндов, информационный выход 16 устройства и соответствую цие связи между узлами устройства. 1 ил.

1336030!

О!

20

Формула изобретения!

Изобретение относится к автоматике и вычислительной технике и может быть использовано для построения процессоров быстрого преобразования Фурье (БПФ), в которых необходимо выполнять операцию вида C=А+ В;

LD = (А — В).W, . (1) где C=Ci+jC2, A=ai+ja2, В=Ь!+)Ь2, D = di + jd2 — комплексные числа;

W=mi+jw2 — комплексный коэффициент

Фурье (фазовый множитель) .

Цель изобретения — повышение быстродействия.

На чертеже приведена функциональная схема устройства.

Устройство содержит блок 1 синхронизации, регистры 2 — 4; двухтактные регистры 5 и 6, комбинационные сумматоры-выключатели 7 и 8 параллельного типа, комбиннационный параллельный умножитель 9, двухканальные мультипексоры 10 и 11, трехканальный мультиплексор 12, вход 13 запуска устройства, входы 14 и 15 операндов, информационный выход 16.

Устройство работает следующим образом.

Блок 1 синхронизации вырабатывает синхросигнал С, сигналы выбора режима Мь

М2, Мз, М4 и серию тактовых сигналов Т, Т2, ТЗ, Т4.

Цикл работы состоит из четырех тактов, длительность которых равна периоду следования синхросигнала С. В первом такте по тактовому сигналу Ti и синхросигналу С производится запись информации со входов

14 и 15 в регистры 2 и 4 соответственно. В этом же такте при единичном значении сигнала Мз производится запись информации с входа 15 через мультиплексор 10 в регистр 3.

Одновременно произведение с выхода умножителя 9 через мультиплексор 12 поступает на выход устройства 16, а информация с первого ряда запоминающих элементов двухтактных регистров 5 и 6 поступает на второй ряд. Если сигнал Мз имеет нулевое значение, то информация с выхода умножителя 9 проходит через мультиплексор 10 и записывается в регистр 3.

С выходов регистров 5 и 6 числа поступают на обработку в умножитель 9, а с выходов регистров 2 — 4 — на сумматоры-вычитатели 7 и 8, режим работы которых устанавливается сигналами Mi и М2 соответственно. При нулевом значении сигналов

М и М2 производится сложение чисел, при единичном значении — вычитание.

Во втором такте по тактовому сигналу

Т2 и синхросигналу С производится запись информации с входа 15 в первый ряд запоминающих элементов двухтактного регистра 6. Выход мультиплексора 12 находится в это время в состоянии «Отключено».

В третьем такте по сигналу Тз информация с выхода сумматора-вычитателя 7 поступает через мультиплексор 12 на выход 16.

В четвертом такте по тактовому сигналу

Т4 информация с выхода сумматора-вычитателя 8 через мультиплексор 12 поступает на выход 16. Одновременно при единичном значении сигнала М4 информация с выхода сумматора-вычитателя 8 через мультиплексор 11 поступает на вход двухтактного регистра 5 и записывается в первый ряд запоминающих элементов по сигналам

Т4 и С. Если сигнал М4 имеет нулевое значение, то в регистр 5 записывается информация, поступающая через мультиплексор 11 с входа 15. После этого цикл работы устройства повторяется.

Режим работы устройства определяется вектором сигналов выбора режимов: М=

=

Арифметическое устройство для процессора быстрого преобразования Фурье, содержащее умножитель, первый и второй сумматоры-вычитатели и блок синхронизации, первый и второй выходы которого подключены к управляющим входам соответственно первого и второго сумматоров-вычитателей, а вход запуска блока синхронизации является входом запуска устройства, отличаюи1ееся тем, что, с целью повышения быстродействия в него введены три мультиплексора и пять регистров, причем выход первого регистра подключен к первому входу первого сумматора-вычитателя и первому входу второго сумматора-вычитателя, выход которого подключен к первому информацион ному входу первого мультиплексора и первому информационному входу второго мультиплексора, выход которого подключен к информационному входу второго регистра, выход которого подключен к первому входу умножителя, выход которого подключен к первому информационному входу третьего мультиплексора и второму информационному входу первого мультиплексора, третий информационный вход которого подключен к выходу первого сумматора-вычитателя, второй вход которого подключен к выходу третьего регистра, информационный вход которого подключен к выходу третьего мультиплексора, второй информационный вход которого соединен с информационными входами четвертого и пятого регистров, вторым информационным входом второго мультиплексора и является входом первого операнда устройства, входом второго операнда которого является информационный вход первого регистра, выходы четвертого и пятого регистров подключены к вторым входа м соответственно второго сумматора-вычитателя и умножителя, а информационным выхо1336030

Составитель А. Баранов

Редактор С. Патрушева Техред И. Верес Корректор В. Бутяга

Заказ 3804/45 Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4)5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

3 дом устройства является выход первого мультиплексора, при этом управляющие входы второго и третьего мультиплексоров подключены соответственно к третьему и четвертому выходам блока синхронизации, пятый выход которого подключен к входам разрешения записи первого, второго, третьего, четвертого и пятого регистров, первому управляющему входу первого мультиплексора, второй управляющий вход которого подключен к шестому выходу блока синхронизации, седьмой выход которого подключен к входу разрешения выдачи пятого регистра, вход разрешения выдачи второго регистра соединен с третьим управляющим входом первого мультиплексора и подключен к восьмому выходу блока синхронизации, девятый выход которого подключен к тактовым входам первого, второго, третьего, четвертого и пятого регистров.