Адресный блок запоминающего устройства с линейной выборкой

Адресный блок запоминающего устройства с линейной выборкой

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при построении запоминающих устройств с линейной выборкой информации. Цель изобретения - повышение надежности блока. Адресный блок запоминающего устройства с линейной выборкой содержит первый 1 и второй 2 дешифраторы, матрицу и группу элементов выборки, выполненных соответственно на транзисторах 4 и 5, резистор 6, третий дешифратор 7, первый 8 и второй 9 блоки токовых ключей . Адресный блок позволяет строить быстродействующие запоминающие устройства с линейной выборкой двухполярными адресными токами. 1 ил. S сл СО со о: о (Х 00 S Ю

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1336098 A 1 (51) 4 G 11 С 7 00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

1

1б

Н А BTOPCKOMV СВИДЕТЕЛЬСТВУ (21) 3828922/24-24 (22) 21.12.84 (46) 07.09.87. Бюл. № 33 (72) В. 3. Авсеев и В. В. Балабин (53) 681.327 (088.8) (56) Авторское свидетельство СССР № 515163, кл. G 11 С !7/00, 1976.

Авторское свидетельство СССР № 359699, кл. G 11 С 7/02, 1972. (54) АДРЕСНЫЙ БЛОК ЗАПОМИНАЮЩЕГО УСТРОЙСТВА С ЛИНЕЙНОЙ

ВЫБОРКОЙ (57) Изобретение относится к вычислительной технике и может быть использовано при построении запоминающих устройств с линейной выборкой информации.

Цель изобретения — повышение надежности блока. Адресный блок запоминающего устройства с линейной выборкой содержит первый 1 и второй 2 дешифраторы, матрицу и группу элементов выборки, выполненных соответственно на транзисторах 4 и 5, резистор 6, третий дешифратор 7, первый 8 и второй 9 блоки токовых ключей. Адресный блок позволяет строить быстродействующие запоминающие устройства с линейной выборкой двухполярными адресными токами. 1 ил.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

1336098

Составитель В. Рудаков

Редактор H. Бобкова Техред И. Верее Корректор Л. l!атай

Заказ 3809/49 Тираж 589 Подписное

В11ИИПИ Государственного комитета СССР по делам изобретений и открытий

1 13035, Москва, Ж вЂ” 35, Раушская наб.. д. 4/5

Гlр<>изводственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Изобретение относится к вычислительной технике и может быть использовано при построении запоминающих устройств с линейной выборкой информации.

Цель изобретения — повышение надежности блока.

На чертеже изображена структурная схема адресного блока.

Адресный блок содержит первый 1 и второй 2 дешифраторы. Выходы адресного блока подключают к адресным обмоткам 3 элементов памяти запоминающего устройства, в качестве которых могут быть выбраны биаксы. Устройство также содержит матрицу элементов выборки, выполненных на транзисторах 4, группу элементов выборки, выполненных на транзисторах 5, токозадающий элемент, выполненный на резисторе 6, третий дешифратор 7, первый 8 и второй 9 блоки токовых ключей.

Блоки 9 и 8 подключены по питанию соответственно к шине 10 положительного потенциала + Ei и к шине 11 отрицательного потенциала — Е . Блок имеет первый 12 и второй 13 информационные входы, первый 14 и второй 15 стробирующие входы.

Адресный блок работает следующим образом.

На входы первого 1, второго 2 и третьего 7 дешифраторов поступает код адреса.

Срабатывает дешифратор 1 и на одном из его выходов появляется потенциал, близкий к корпусу, тем самым осуществляется выборка по базе одной из строк транзисторов 4. Срабатывает также дешифратор 7, который разрешает выборку одного из ключей блоков 8 и 9.

Затем на входы дешифратора 2 и ключи блока 8 подается строб тока первого направления, по которому возбуждается один из выходов дешифратора 2 и выбирает соответствующий транзистор 5, который выбирает соответствующий столбец транзисторов 4, а также этот строб открывает выбранный ключ блока 8. Таким образом, выбирается по базе и эмиттеру один транзистор 4, находящийся на пересечении выбранного столбца и выбранной строки, а группа концов адресных обмоток 3 в этом столбце через открытый ключ блока 8 подключается к шине 11. По цепи: шина 10, резистор 6, выбранный транзистор 5, выбранный транзистор 4, адресная обмотка 3, выбранный ключ блока 8, шина 11, потечет адресный ток первого направления, длительность которого определяется длительностью строба тока первого направления.

По окончании этого строба закрываются все транзисторы 5 и все ключи блока 8. транзистор 4 оказывается выбранным только по базе, и он тоже закрывается.

Затем на вход ключей блока 9 подается строб тока второго направления, который

5 открывает дешифратором 7 один ключ блока 9, подключающий группу концов адресных обмоток 3 соответствующего столбца к шине 10.

Транзистор 4 выбирается в этом случае по базе и коллектору и работает в инверсном режиме. По цепи: шина 10, открытый ключ блока 9, адресная обмотка 3, коллектор и база выбранного транзистора 4, корпус, потечет ток второго направления, длительность которого определяется длитель15 ностью строба тока второго направления.

Формула изобретения

Адресный блок запоминающего устройства с линейной выборкой, содержащий первый и второй дешифраторы, входы которых являются соответственно первым и вторым информационными входами блока, токозадающий элемент, выполненный в виде резистора, матрицу элементов выборки и группу элементов выборки, выполненных в виде транзисторов, причем коллекторы транзисторов каждого столбца матрицы являются соответствующими выходами блока для подключения выбранных адресных обмоток, базы транзисторов каждой строки матрицы

30 объединены и подключены к соответствующему выходу первого дешифратора, эмиттеры транзисторов каждого столбца матрицы объединены и соединены с коллектором соответствующего транзистора группы, базы транзисторов группы подключены к соответ35 ствующим выходам второго дешифратора, отличающийся тем, что, с целью повышения надежности блока, в него введены третий дешифратор и первый и второй блоки токовых ключей, причем вход третьего дешифратора соединен с вторым информационным входом блока, выходы третьего дешифратора соединены соответственно с одноименными входами выборки первого и второго блоков токовых ключей, управляющие входы которых являются соответственно первым и вторым стробирук)шими входами блока, входы питания второго и первого блоков токовых ключей соединены соответственно с шиной положительного и шиной отрицательного потенциалов блока, выходы блоков токовых ключей являются соответствую50 шими выходами блока для подключения выбранных групп адресных обмоток, эмиттеры транзисторов группы через резистор соединены с шиной положительного потенциала блока.