Запоминающее устройство на моп-транзисторах

Запоминающее устройство на моп-транзисторах

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано для построения оперативных запоминаюш,их устройств. Цель изобретения - повышение быстродействия устройства. Поставленная цель достигается за счет введения в устройство разрядного коммутатора, выполненного на транзисторах 10 и 11, элементов И-ИЛИ-НЕ 12 и 13, элемента И-НЕ 14, инвертора 15 с соответствующими связями. Перечисленные элементы позволяют осуществлять индикацию моментов окончания переходных процессов в устройстве . В результате возможна асинхронная организация работы устройства. 1 ил. (Л со 00 О5

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4 G 11 С 11/40

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АBTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4049181/24-24 (22) 07.04.86 (46) 07.09.87. Бюл. № 33 (71) Ленинградский электротехнический институт им. В. И. Ульянова (Ленина) (72) В. И. Варшавский, Н. М. Кравченко, В. Б. Мараховский и Б. С. Цирлин (53) 681.327.66 (088.8) (56) Мурога С. Системное проектирование сверхбольших интегральных схем. — М,:

Мир, 1985, т. 2, с. 11, рис. 6. 2.5.

Antel Memory Design Handbook — Antel

Corporation 3065 Bowers Ave, st. Clare, с. А95051, 1985, р. 6 — 3, fig. 4 Ь 8.

„„SU„„1336112 A 1 (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

НА МОП-ТРАНЗИСТОРАХ (57) Изобретение относится к вычислительной технике и может быть использовано для построения оперативных запоминающих устройств. Цель изобретения — повышение быстродействия устройства. Поставленная цель достигается за счет введения в устройство разрядного коммутатора, выполненного на транзисторах 10 и 11, элементов И вЂ” ИЛИ вЂ” НЕ 12 и 13, элемента

И вЂ” НЕ 14, инвертора 15 с соответствующими связями. Перечисленные элементы позволяют осуществлять индикацию моментов окончания переходных процессов в устройстве. В результате возможна асинхронная организация работы устройства. 1 ил.

1336112

Изобретение относится к вычислительной технике и может быть использовано для построения 0IIepBTHBHblx запоминающих устройств.

Цель изобретения — повышение быстродействия и надежности устройства.

На чертеже приведена схема запоминающего устройства, Устройство содержит ячейки 1 памяти, первую 2 и вторую 3 группы элементов выборки, нагрузочные элементы на транзисторах 4 — 7, элементы 8 и 9 записи.

Кроме того, имеется разрядный коммутатор на транзисторах и-типа 10 и 11, элементы И вЂ” ИЛИ вЂ” НЕ 12 и 13, элемент И вЂ” НЕ 14 и инвертор 15.

Разрядные шины 16 и 17 являются информационными выходами устройства, а адресные шины 18 — входами выборки устройства. Затворы транзисторов 8 и 9 являются информационными входами 19 и 20 устройства. Выход инвертора 15 является выходом 21 индикации срабатывания устройства, первый вход третьей группы И второго элемента И вЂ” -ИЛИ вЂ” НЕ 13 является входом управления считыванием устройства, а вход второй группы И первого элемента И вЂ” ИЛИ вЂ” НЕ 12 является входом управления записью устройства.

Запоминающее устройство работает следующим образом.

В режиме хранения на адресные шины 18 всех ячеек 1 подается низкий потенциал, закрывающий транзисторы 2 и 3, на вход

22 управления считыванием устройства также подается низкий потенциал. Кроме того, на вход 23 управления записью устройства подается высокий потенциал, в результате чего на выходе элемента 12 имеется низкий потенциал, закрывающий транзисторы 10 и 11. Таким образом, в режиме хранения на шинах 16 и 17 устанавливается высокий потенциал, и в результате на выходе элемента 14 имеется низкий потенциал, на выходе элемента 13 высокий потенциал, а на выходе инвертора 15 и выходе 21 устройства — низкий потенциал, что свидетельствует о завершении переходных процессов в этом режиме.

В режиме чтения информации из ячейки на ее адресную шину 18 подается высокий потенциал, открывающий транзисторы

2 и 3, и низкий потенциал с первого или второго выхода этой ячейки 1 поступает на шину 16 или 17. Одновременно подается высокий потенциал на вход 22 устройства. После того, как на выходе элемента 4 появится высокий потенциал, на выходе элемента 13 появится низкий потенциал, а затем на выходе инвертора 15 и выходе 21 устройства появится высокий потенциал, что является признаком завершения переходных процессов в этом режиме.

5 !

О !

4Î

В режиме записи информации в ячейку 1 на ее адресную шину 18, как и ц предыдущем случае, подается высокий потенциал, открывающий транзисторы 2 и 3, и низкий потенциал с первого или второго выхода этой ячейки 1 поступает на шину 16 или 17. Одновременно с этим на информационные входы 19 и 20 устройства выставляется записываемая информация, т. е. на один из них подается высокий потенциал, а на другой — низкий потенциал, в результате чего открывается один из транзисторов 8 или 9. Кроме того, на выход 23 управления записью устройства подается низкий потенциал. Появление низкого потенциала на шине 16 или 17 приводит к тому, что на выходе элементов 12 и 14 появляется высокий потенциал. Если информация, установленная

«а информационных входах 19 и 20 устройства, совпадает с ранее записанной в ячейку 1, то изменения состояния последней не происходит, и после того, как на выходе элементов 12 и 14 появится высокий потенциал, на выходе элемента 13 появится низкий потенциал, а затем на выходе инвертора 15 и выходе 21 устройства — высокий потенциал, что является признаком завершения переходных процессов. Если же информация, установленная на информационных входах 19 и 20 устройства, противоположна ранее записанной в ячейку 1, то происходит переключение последней. При этом, несмотря на высокий потенциал на выходе элементов 12 и 14, переключения элемента 13 не произойдет до тех пор, пока в ячейке 1 не установится требуемое состояние. В этом случае сначала на обеих шинах 16 и 17 появится низкий потенциал: на одной из-за того, что высокий потенциал на информационном входе 19 или 20 открывает транзистор 8 или 9, а на другой — из за того, что через открытый транзистор 2 или 3 поступает низкий потенциал с первого или второго выхода ячейки 1. Затем, когда информация запишется в ячейку 1, на одной из шин 16 или 17 восстановится высокий потенциал. Только после этого на выходе элемента 13 появится низкий потенциал, а на выходе инвертора 15 и выходе 21 устройства — высокий потенциал.

В предлагаемом устройстве признаком завершения переходных процессов в режиме записи или чтения является появление высокого потенциала на управляющем выходе устройства, в режиме хранения — появление на нем низкого потенциала. Этот сигнал появляется по окончании реальных переходных процессов при любых величинах задержек транзисторов.

Таким образом, в предлагаемом устройстве индицируются моменты окончания переходных процессов во всех режимах, 1336112

Формула изобретения

Составитель Л. Лмусьева

Редактор A. Козориз Текред И. Верес Корректор Е. Рошко

Заказ 3809/49 Тираж 589 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, 7K — 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная. 4 что позволяет организовать работу запоминающего устройства по реальным задержкам его транзисторов, а следовательно, повысить его быстродействие и надежность.

Запоминающее устройство на МОП-транзисторах, содержащее К ячеек памяти, где К вЂ” информационная емкость устройства, две группы по К элементов выборки, выполненных на транзисторах и-типа, первый и второй выходы i-й ячейки памяти, где 1(i(K, соединены с истоками транзисторов i-x элементов выборки первой и второй групп соответственно, затворы которых подключены к соответствующим адресным шинам устройства, стоки транзисторов элементов выборки первой и второй групп подключены соответственно к первой и второй разрядным шинам устройства, которые являются информационными выходами устройства, два нагрузочных элемента, состоящих из транзисторов и-и р-типов, истоки которых подключены к шине питания устройства и соединены с затворами транзисторов п-типа, нагрузочных элементов, затворы транзисторов р-типа которых подключены к шине нулевого потенциала устройства, разрядные шины которого подключены к стокам транзисторов и-и р-типов первого и второго нагрузочных элементов соответственно, два элемента записи, выполненные на транзисторах п-типа, затворы которых являются информационными входами устройства, а истоки подключены к шине потенциала устройства, отличающееся тем, что, с целью повышения быстродействия и надежности устройства, в него введены два элемента И вЂ” ИЛИ вЂ” НЕ, элемент И вЂ” HE, инвертор и разрядный коммутатор, выполненный

5 на двух транзисторах г1-типа, стойки которых подключены к первой и второй разрядным шинам устройства соответственно, истоки соединены со стоками транзисторов первого и второго элементов записи соответственно, а затворы соединены с выходом первого элемента И вЂ” ИЛИ вЂ” НЕ и с первыми входами первой и второй групп И второго элемента И вЂ” ИЛИ вЂ” НЕ, вторые входы первой и второй групп И которого соединены с затворами транзисторов первого

15 и второго элементов записи соответственно, а третьи входы первой и второй групп И соединены с второй и первой разрядными шинами устройства соответственно, выход второго элемента И вЂ” ИЛИ вЂ” НЕ соединен с входом инвертора, выход которого является выходом индикации срабатывания устроиства и соединен с первым входом третьей группы И второго элемента И. †ИЛИ вЂ, первый вход четвертой группы И которого является входом управления считывания устg5 ройства, четвертые входы первой и второй групп И и вторые входы третьей и четвертой групп И второго элемента

И вЂ” ИЛИ вЂ” НЕ соединены с выходом элемента И вЂ” НЕ, входы которого соединены соответственно с первым и вторым вхоЗО дами первой группы И первого элемента

И вЂ” ИЛИ вЂ” НЕ и соответственно с первой и второй разрядными шинами устройства, вход второй группы И первого элемента

И вЂ ИЛИ вЂ является входом управления записью устройства.