Устройство для контроля блоков оперативной памяти

Устройство для контроля блоков оперативной памяти

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано для функционального контроля блоков оперативной памяти. Цель изобретения - повышение точности контроля. Устройство содер-. жит генератор 1, выход которого подключен к счетному входу счетчика 2, выходы 14 и -15 первого и второго разсо СдЭ 05 ьо САЭ

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„,Я0„„1336123 А1

Д11 4 С 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (2)) 4070063/24-24 (22) 24.04.86 (46) 07.09.87. Бюл. № 33 (71) Всесоюзный научно-исследовательский институт электромеханики (72) Г.Х.Новик и И.Н.Блажевич (53) 681,327,6(088.8) (56) Авторское свидетельство СССР

¹ 744877, кл. G 11 С 29/00, 1978.

Авторское свидетельство СССР № 9479!3, кл. G 11 С 29/00, 1982. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ

ОПЕРАТИВНОЙ ÒH (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано для функционального контроля блоков оперативной памяти. Цель изобретения — повышение точности контроля. Устройство содер-. жит генератор 1, выход которого подключен к счетному входу счетчика 2, выходы 14 и 15 первого и второго pas1336 рядов которого подключены к входам дешифратора 3 и используются для фррмирования управляющих сигналов на выходах 19 и 20 дешифратора 3. Сигнал с выхода 20 является сигналом сопровождения адреса (младшей части). Сиг.нал сопровождения старшей части адреса формируется из сигналов с выхо дов 19 и 20 на выходе 21 элемента И 4 °

Мультиплексор 5 на своих выходах 11 формирует адресные коды, старшую и младшие части в зависимости от сигнала на выход триггера б, управляемого сигналами с выходов 19 и 20, Данные на выходах 25 устройства получаются путем передачи кодов с выходов 23

123 счетчика 2 через группу элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ 10. Причем в одном из тактов, а именно в четвертом такте (при наличии на трех младших выходах 14-16 счетчика 2 единичных сигналов), элемент И 9 вырабатывает единичный сигнал, поступающий на входы элементов 10, и данные на выходах

25 инвертируются. Зто происходит в момент запрета записи в блок оперативной памяти. В дальнейшем анализатор 8 кодов при считывании данных определяет правильность работы блока памяти, в частности при наличии сигнала запрета записи. 2 ил, Изобретение относится к автомати.ке и вычислительной технике и может быть использовано для функционального контроля как отдельных корпусов микросхем оперативных запоминающих

-устройств (ОЗУ) с мультиплексируемыми и немультиплексируемыми адресными входами, т,е. ОЗУ соответственно динамического и статического типа, 10 так и построенных на их основе блоков ОЗУ произвольной емкости и организации.

Цель изобретения — повышение точности контроля устройства. 15

На фиг,l показана блок-схема устройства; на фиг.2 — временная диаграмма работы устройства на примере контроля динамического ОЗУ.

Устройство содержит генератор 1, 20 счетчик 2 (с количеством разрядов и+К+2, где n — количество адресных входов контролируемого ОЗУ, К вЂ” количество входов данных ОЗУ), дешифратор 3, первый элемент И 4, мульти- 25 плексор 5, триггер 6, элемент 7 задержки, анализатор 8 кодов (например, сигнатурный анализатор), второй элемент И 9, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 10, адресные выходы 11, вхо- Зо дь1 12 данных, выход 13 генератора ll выход 14 первого младшего разряда (СТО) счетчика .2, выход 15 второго разряда (СТ1) счетчика 2, выход 16 третьего разряда (СТ2) счетчика 2, ",выход 17 режима устройства (ЧТЕНИЕ и

ЗАПИСЪ), выход 18 сигнала сопровождения адреса, выход 19 дешифратора 3, выход 20 дешифратора 3 (сигнал сопровождения адреса CAS), выход 21 элемента И 4 (сигнал сопровождения адреса RAS) выход 22 первой группы счетчика 2, определяющие младшие разряды адресного кода контролируемого блока памяти (при и адресных входах последним разрядом, определяющим старший разряд адресного кода, будет разряд. и +2 счетчика 2), выход 23 третьей группы выходов счетчика 2 (в общем случае с разряда n + 3), предназначенный для выдачи данных контролируемого блока памяти, выход 24 второго элемента И ll и выходы 25 данных уст- ройства.

Устройство работает следующим образом.

Генератор 1, формируя синхроимпульсы, запускает двоичный счетчик 2, который с помощью выходов 14 (СТО) и

15 (СТ1) и выходов двоичного дешифратора 3 — 19(1) и 20(2) вырабатывает управляющие сигналы сопровождения. адреса 20 (GAS) и 21 (RAS). Сигналы с выходов 19 и 20 управляют работой мультиплексора 5, триггера б и элемента 7 задержки, обеспечивающих для динамических ОЗУ мультиплексацию адресных выходов младших и старших разрядов. Вход данных имеет постоянное

133б!23 нулевое состояние во время первого цикла адресного перебора теста (режим чтения 1/запись 0) и постоянное единичное состояние во время второго цикла адресного перебора теста (режим ЧТЕНИЕ О/ ЗАПИСЬ 1), Во время действия четырехтактного сигнала ЧТЕНИЕ в двух первых тактах имеет место запрет чтения, в третьем такте раз- 10 решение чтения, в четвертом вновь запрет чтения, и выходные сигналы контролируемого блока оперативной памяти в соответствии с ее таблицей состояний/переходов отличаются от 15 этих двух режимов (при запрете чтения — обычно высокоимпедансное состояние, при разрешении чтения — соответствующая записанная ранее информация О/1). Поэтому будут выявлены 20 такие неисправности, которые привели бы к отсутствию чтения во время

его разрешения или, наоборот, к чтению информации во время запрета чтения, поскольку анализатор 8 регист-. рирует выходную информацию контролируемого блока оперативной памяти в каждом такте и перемещение ожидаемой информации из одного такта в другой будет зарегистрировано анализа- 30 тором 8.

Во время действия четырехтактного сигнала ЗАПИСЬ в двух первых тактах имеет место запрет записи, в третьем такте разрешение записи, в четвертом вновь запрет записи, и выходные сигналы контролируемого блока оперативной памяти в соответствии с ее таблицей состояний/переходов не отличаются для этих двух режимов 40 (обычно и при запрете и при разрешении записи на выходе высокоимпедансное состояние). Поэтому выявление таких неисправностей, которые привели бы к отсутствию записи вообще, 45 просто обеспечивается сигнатурным анализатором 8 при последующем счи тывании информации. Но выявление таких неисправностей, которые привели бы к осуществлению записи информации 50 не только во время наличия ее разрешения (т.е. в третьем также четырехтактного сигнала ЗАПИСЬ) обеспечивается в предлагаемом устройстве благодаря тому, что на входе данных контролируемого блока памяти состояние входа данных инвертируется в четвертом такте, когда имеет место режим запрета записи, и в случае осуществления при этом собственно записи информации, запишется инверсная информация по отноШению к записываемой при разрешении записи, что и будет зарегистрировано в дальнейшем анализатором 8 при считывании информации. Для автоматической инверсии входной информации в каждом четвертом такте сигнала ЗАПИСЬ введен элемент

И 9 (осуществляющий конъюнкцию выходных сигналов с выходов 14-16 первых трех разрядов счетчика 2), выходной сигнал 24 которого, складываясь по модулю 2 с сигналами на выходах 23 счетчика 2 с помощью элементов ИСКЛЮ-

ЧАЮЩЕЕ ИЛИ 10 (их число равно К-1), обеспечивает требуемые инверсные сигналы на выходах 25.

Ф о р м у л а,и з о б р е т е н и я

Устройство для контроля блоков оперативной памяти, содержащее генератор, выход которого подключен к счетному входу счетчика и синхровходу анализатора кодов, информационные входы которого являются информационными входами устройства, дешифратор, первый и второй входы которого подключены соответственно к первому и второму выходу счетчика, третий выход которого является выходом режима устройства, первый элемент И, первый вход которого подключен к первому выходу дешифратора и входу элемента задержки, выход которого подключен к установочному входу триггера, синхровход которого подключен к второму выходу дешифратора и второму входу первого элемента И и является первым выходом сигнала стробирования адреса устройства, выход первого элемента И является вторым выходом сигнала стробирования адреса стпойства, информационный вход триггера является входом сигнала логического нуля устройства, мультиплексор, информационные входы первой и второй групп которого подключены к выходам соответственно первой и второй групп счетчика, выход старшего разряда которого подключен к входу запуска анализатора кодов, выход триггера подключен к управляющему входу мультиплексора, выходы которого являются адресными выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения точности контроля, оно содержит второй эле1336123

1б

"чтение" 5Ълись

Составитель С.Шустенко

Техред И.Попович

Редактор А.Козориз

Корректор Н.Король

Подписное

Тираж 589

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб °, д. 4/5

Заказ 4051/50

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 мент И и группу элементов ИСКЛ1ОЧА1ОЩЕЕ

ИЛИ, выходы которых являются выходами данных устройства, выход второго эле-. мента И подключен к первым входам элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы которых подключены.к выходам третьей группы счетчика, первый, второй и третий входы второго элемента

И подключены.к соответствующим выходам счетчика.