Устройство для кодирования сигналов частотных датчиков

Устройство для кодирования сигналов частотных датчиков

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области автоматики и измерительной техники и может быть использовано для кодирования непрерывных неэлектрических величин. Цель изобретения - повьшение точности. Устройство содержит диффе- ,ренциальный частотный датчик 1 физического параметра, блок 2 формиро (Л со 00 ф кэ Ot

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

А1

ÄÄSUÄÄ 1336246 (5ц 4 Н 03 M 1/60

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3938233/24-24 (22) 1(.05.85 (46) 07.09.87. Бюл. № 33 (72) Д.И.Мельник, Н.В.Осипов и Н.В.Хазанова (53) 681.325(088.8) (56) Авторское свидетельство СССР № 9498 13, кл. Н 03 M 1/60, 1982.

Авторское свидетельство СССР

¹ 1056453, кл. Н 03 М 1/60, 1983. (54) УСТРОЙСТВО ДЛЯ КОДИРОВАНИЯ СИГНАЛОВ ЧАСТОТНЫХ ДАТЧИКОВ (57) Изобретение относится к области автоматики и измерительной техники и может быть использовано для кодирования непрерывных неэлектрических величин. Цель изобретения — повышение точности. Устройство содержит диффе,ренциальный частотный датчик 1 физического параметра, блок 2 формиро13 вания временных интервалов, и+1-разрядный реверсивный счетчик 3, блок 4 линеаризации, блок 5 управления, датчик 6 дестабилизирующего фактора, аналого-цифровой преобразователь 7, два блока 8, 9 перепрограммируемых запоминающих устройств и параллельный и-разрядный сумматор 10. Блок 2 формирования временных интервалов вы-. полнен на генераторе 11 опорной частоты, двух формирователях 12, 13 временных интервалов и коммутаторе

14, а формирователи 12, 13 включают в себя шесть элементов И 15-20, три триггера 21, 22, 23 и делитель 24 частоты. Блок 5 управления выполнен на счетчике 25, дешифраторе 26, элементе И 27, формирователе 28 импуль36246 сов, элементе ИЛИ 29 и элементе 30 задержки. Введение в состав устройства датчика 6 дестабилизирующего фактора, аналого-цифрового преобразователя 7 и двух блоков 8, 9 перепрограммируемых запоминающих устройств позволяет повысить точность кодирования в условиях воздействия дестабилизирующего фактора, а введение параллельного п-разрядного сумматора 10 позволяет осуществить компенсацию дрейфа нуля дифференциального частотного датчика 1 физического параметра.

Выполнение преобразования частоты в код по принципу измерения разности периодов входных частот обеспечивает стабилизацию коэффициента преобразования частоты в код. 3 з.п. ф-лы 1 ил.

15

Изобретение относится к автоматике и измерительной технике и может быть использовано для кодирования непрерывных неэлектрических величин.

Цель изобретения — повышение точности кодирования.

На чертеже представлена функциональная схема устройства. устройство содержит дифференциальный частотный датчик 1 физического параметра, блок 2 формирования временных интервалов (и+1)-разрядный реверсивный счетчик 3, блок 4 линеаризации, блок 5 управления, датчик 6 дестабилизирующего фактора, аналогоцифровой преобразователь 7, два блока

8 и 9 перепрограммируемых запоминающих устройств и параллельный п-разрядный сумматор 10. Блок 2 формирования временных интервалов выполнен на генераторе 11 опорной частоты, двух формирователях 12 и 13 временных интервалов и коммутаторе 14, а формирователи 12 и 13 временных интервалов включают в себя шесть элементов

И 15-20, три триггера 21-23 и делитель 24 частоты. Блок 5 управления выполнен на счетчике 25, дешифраторе

26, элементе И 27, формирователе 28 импульсов, элементе ИЛИ 29 и элементе

30 задержки.

Устройство для кодирования сигналов частотных датчиков работает следующим образом.

В исходном состоянии (ni1)-разрядный реверсивный счетчик 3, код на выходе которого функционально (в общем случае нелинейно) связан с частотой на выходе датчика 1, обнулен. В блоке 2 формирования временных интервалов выполнены начальные установки и .занесено по входам записи число, хранящееся (по определенному адресу) в блоке 8 перепрограммируемых запоминающих устройств (ППЗУ). В блок 4 линеаризации по вторым информационным входам занесено число, равное сумме чисел, хранящихся в блоке 9

ППЗУ и в запоминающем устройстве блока 4 линеаризации. При этом значения чисел, хранящихся в блоке 8 ППЗУ, равны тарировочным значениям величины изменения коэффициента передачи тракта физическая величина-код, т.е. величине отклонения крутизны выходной характеристики от номинальной при воздействии дестабилизирующего фактора. Величины чисел, хранящихся в запоминающем устройстве блока 4 линеаризации, равны значениям кодов в узлах интерполяции амплитудной характеристики устройства, и также эначе» ниям кодов, задающих угол наклона

3 13362 интерполяции, при отсутствии влияния дестабилизирующего фактора. Для этого весь диапазон измерения физического параметра разбивают на участки интерполяции одинаковой величины. 5

Для каждого такого участка определяются и записываются в запоминающее устройство три кода, а именно: коды узловой компенсации, устраняющие нелинейность в начале каждого участка интерполяции с помощью увеличения или уменьшения значений выходных кодов реверсивного счетчика 3 на величину кодов, являющихся постоянными заставками для каждого участка интерполяции; коды коэффициентов интерполяции, численно равные разности между последующим и предыдущим значениями кодов узловой компенсации и уменьшающие нелинейность внутри каждого участка; "Лог. 0", или "Лог. 1" указывающие соответственно на положительное (сложение) или отрицательное (вычитание) направление воздействия

25 кодов коэффициентов интерполяции на коды узловой компенсации внутри одноименных участков. Величины чисел, хранящихся в блоке 9 ППЗУ, равны тарировочным значениям кодов, на которые необходимо сдвигать параллельно самой себе амплитудную характеристику устройства при воздействии дестабилизирующего фактора.

В процессе кодирования сигналов частотного датчика 1 физического па- 35 раметра блок 2 формирования временных интервалов преобразует приращение физического параметра относительно номинального значения во временной интервал, пропорциональный указанному 4о приращению, который заполняется импульсами опорной частоты. В зависимости от знака приращения физического параметра импульсы с выхода блока 2 поступают либо на суммирующий, либо 45 вычитающий входы (п+1)-разрядного реверсивного счетчика 3. При этом в и разрядов счетчика 3 записывается значение кода, пропорциональное приращению физического параметра, а в 50 (и+1)-ом разряде записывается информация о знаке приращения. Сформированный таким образом код поступает на первые информационные входы блока 4 линеаризации, в котором осуществляет- 55 ся аппроксимация нелинейной амплитудной характеристики устройства в виде линейно-ломаной кривой методом кусочно-линейной интерполяции.

46 4

При воздействии дестабилизирующего фактора его значение измеряется датчиком 6 и преобразуется в код аналого-цифровым преобразователем 7.

Код на выходе преобразователя 7 является адресным для блоков 8 и 9 ППЗУ.

В зависимости от величины дестабилизирующего фактора из блоков 8 и 9 соответственно в блок 2 формирования временных интервалов непосредственно и блок 4 линеаризации через сумматор

10 заносятся поправочные коды, компенсирующие влияние дестабилизирующего фактора на амплитудную характеристику устройства.

Блок 2 формирования временных интервалов работает следующим образом.

Частотные сигналы с выходов дифференциального частотного датчика 1 физического параметра поступают на информационные входы блока 2 формирования временных интервалов. При поступлении отрицательных полупериодов сигнала с датчика 1 происходит переключение и удержание триггеров

21 и 22 в нулевом состоянии, а элементов И 15 закрытыми. При положительных полупериодах входного сигнала элементы И 15 открываются, разрешая прохождение импульсов генератора 11 опорной частоты на схемы синхронизации, выполненные на элементах И 16 и 17 и триггерах 21 и 22. Схемы синхронизации осуществляют привязку импульсов входной частоты к импульсам опорной частоты генератора 11. При этом первый импульс генератора 11 через открытые элементы И 15 и 17 поступает на счетный вход триггера

14, переводя его в единичное состояние, открывая тем самым элемент И 16.

Второй импульс генератора 11, совпадающий с первым положительным полупериодом входной измеряемой частоты, переводит триггер 21 в единичное, а триггер 22 в нулевое и через открытый элемент 19 — триггер 23 в единичное состояние. Третий и все последующие импульсы генератора t1 опорной частоты, совпадающие с первым положительным полупериодом входной измеряемой частоты, поглощаются

При поступлении отрицательного полупериода входной измеряемой частоты с датчика 1 триггеры 21 переключаются и удерживаются, как и триггеры 22, в нулевых состояниях, а элементы 16 закрываются, т.е. схема синхронизации возвращается в исходное

-1336246 состояние.. Таким образом, вместо каждого из входных периодов частотного датчика 1 схема синхронизации формирует импульс, совпадающий с положительным полупериодом измеряемой частоты. При этом момент перехода триггера 23 в- единичное состояние соответствует переднему фронту формируемого временного интервала измерения, который поступает на информаI ционные входы коммутатора 14.

Импульсы генератора 11 опорной частоты, совпадающие с вторым, третьим и т.д. положительными полупериодами измеряемой частоты, поступают на тактовый вход делителей 24 частоты через открытые элементы И 18 первого и второго формирователей 12 и 13 временных интервалов. Поскольку частоты сигналов на первом и втором выходах дифференциального датчика равны только в середине диапазона измерения физического параметра, то и время заполнения делителя 24 частоты в этом случае будет одинаковым только в середине диапазона. В остальных случаях время заполнения делителя 24 частоты первого и второго формирователей временных интервалов будет различно. В момент заполнения делителя 24 частоты уровнями "Лог.О" на их инверсных выходах закрываются элементы И 20, фиксируя окончание формирования измерительного интервала, а уровни "Лог. 1" на прямых выходах определяют начало импульсов синхронизации, поступающих с выходов формирователей 12 и 13 на второй и третий входы блока 5 управления. При воздействии дестабилизирующего фактора осуществляется соответствующее изменение емкости делителей 24 частоты, путем предварительного заполнения их по установочным входам кодом компенсации с выхода блока 8

ППЗУ. Информационные сигналы с выходов формирователей 12 и 13 управляют работой коммутатора 14, обеспечивая прохождение импульсов генератора 11 опорной частоты на суммирующий или вычитающий входы (и+1) разрядного реверсивного счетчика в зависимости от величины и знака приращения измеряемого физического параметра. После окончания формирования временных интервалов обоими формирователями 12 и 13 через некоторое время, равное четырем периодам частоты генератора тата преобразования в выходной регистр блока 4 линеаризации, а импуль50 сом с четвертого BbIxopa дешифратора

26 (второй разряд) осуществляется запись информации в реверсивный счет55

?5

11, с помощью блока 5 управления производятся начальные установки в блоках 12 и 13, при этом в делитель

24 заносится по установочным входам значение корректирующего кода, обнуляется триггер 23, и блок 2 формирования временных интервалов подгоговлен к следующему циклу работы.

Блок 5 управления предназначен для синхронизации и управления функционированием отдельных блоков и узлов устройства и работает следующим образом.

В исходном состоянии (в начале очередного цикла преобразования) на вьгходе элемента И 27 уровень сигнала соответствует "Лог.О", счетчик 25 обнулен, на первом выходе (мпадший разряд дешифратора 26 уровень "Лог. 1", а на остальных выходах - "SJor.О". В процессе преобразования по мере заполнения (п+1)-разрядного реверсивного счетчика 3 в момент появления на выходе его (m+1)-ro разряда "Лог.1" формирователь 28 импульсов вырабатывает сигнал, который через элемент

ИЛИ 29 и элемент 30 задержки поступает с первого выхода блока управления на вход записи блока 4 Линеаризации, осуществляя, занесение нового значения кода узла интерполяции с учетом воздействия дестабилизирующего фактора.

После окончания цикла формирования временных интервалов блоком 2 сигналами с его первого и второго выходов синхронизации открывается элемент И 27 блока управления и тактовые импульсы с третьего выхода синхронизации блока 2 поступают на тактовый вход счетчика 25, изменяя уровни сигналов на выходе дешифратора 26. После первого тактового импульса задним фронтом сигнала с первого выхода дешифратора 26 осуществляется перезапись очередного резульчик блока 4 линеаризации. Импульсом со второго выхода дешифратора (третий разряд) обнуляется (n+1)-разрядный счетчик 3 и записывается новая информация в делитель 24 частоты блока 2. Импульсом с третьего выхода дешифратора (старший разряд) устанав1336246 ливаются в исходное состояние триггеры 23 блока 2 и обнуляется счетчик

25 блока управления. На этом оканчивается очередной цикл преобразования и устройство подготовлено к следующему циклу работы.

Таким образом, введение в состав устройства датчика дестабилизирующего фактора, аналого-цифрового преобразователя и двух блоков ППЗУ позволяет существенно увеличить точность кодирования физических параметров в условиях воздействия дестабилизирующего фактора, а наличие параллельного и-разрядного сумматора и согласование его работы с блоком линеаризации позволяет осуществить компен сацию смещения амплитудной характеристики устройства. Выполнение преобразования частоты в код по принципу измерения разности периодов входных частот позволяет стабилизировать

1 коэффициент преобразования.

Ф ор мула иэ об ре те ни я

1, Устройство для кодирования сигналов частотных датчиков, содержащее последовательно соединенные дифференциальный частотный датчик физического параметра, блок формирования временных интервалов, (и+1)разрядный реверсивный счетчик, вход обнуления которого объединен с входом разрешения записи блока формирования временных интервалов, а выходы соответственно соединены с первыми информационными входами блока линеаризации, первые информационные выходы которого являются выходной шиной, и блок управления, первые вход и выход которого соединены соответственно с выходом (m+1)-го разряда (п+1)-го разрядного реверсивного счетчика и входом разрешения записи блока линеаризации, о т л и ч а ю щ е е с я тем, что, с целью повышения точности, в него введены датчик дестабилизирующего фактора, аналого-цифровой преобразователь, первый и второй блоки перепрограммируемых запоминающих устройств и параллельный и-разрядный сумматор, выходы и первые входы которого соединены с соответствующими вторыми информационными входами и соответствующими вторыми информационными выходами блока линеаризации, а вторые входы подключены к соответствующим выходам первого блока перепрограммируемых запоминающих устройств, адресные входы которых объединены с соответствующими адресными

5 входами второго блока перепрограммируемых запоминающих устройств и подключены к соответствующим выходам аналого-цифрового преобразователя, вход которого подключен к выходу датчика дестабилизирующего фактора, выходы второго блока перепрограммиру:емых устройств соединены с соответствующими входами записи блока формирования временных интервалов, первый, второй, третий выходы синхронизации, входы обнуления и разрешения записи которого соединены соответственно с вторым, третьим, четвертым входами и вторым и третьим выходами блока управления, четвертый выход которого подключен к входу разрешения перезаписи блока линеариэации.

2. Устройство по и. 1, о т л и25 ч а ю щ е е с я тем, что блок формирования временных интервалов выполнен на генераторе опорной частоты, двух формирователях временных интервалов и коммутаторе, первый и второй выходы которого являются информационными

1 выходами блока, а первый и второй информационные входы подключены к информационным выходам соответственно первого и второго формирователей временных интервалов, информационные входы которых являются информационными входами блока, а их объединенные тактовые входы объединены с входом управления коммутатора и подключены

4О к выходу генератора опорной частоты, объединенные одноименные входы обнуления, разрешения записи и записи обоих формирователей временных интервалов являются одноименными входами

45 блока, первый выход синхронизации первого, первый и второй выходы синхронизации.второго формирователей временных интервалов являются соответственно первым, вторым и третьим выходами синхронизации блока.

3. Устройство по п. 2, о т л ич а ю щ е е с я тем, что формирователь временных интервалов выполнен на шести элементах И, трех триггерах и делителе частоты, входы предварительной установки, разрешения записи и прямой выход которого являются соответственно входами записи, разрешения записи и первым выходом син1336246

10 ния второго и третьего триггеров объединены и подключены к второму входу шестого элемента И, а вход обнуления первого триггера является одноименным входом формирователя.

Составитель Н. Капитанов

Техред И. Попович Корректор С Шекмар

Редактор С. Патрушева

Заказ 4055/56 Тираж 901 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4.хронизации формирователя, а тактовый вход и инверсный выход подключены соответственно к выходу первого и, первому входу второго элементов И, выход последнего из которых объеди5 нен с первым входом первого элемент;, И и является информационным выходом формирователя, второй вход второго элемента И подключен к прямому выходу 10 первого триггера, инверсный выход и тактовый вход которого соединены соответственно с первымвходом и выходом третьего элемента И, второй вход которого объединен с вторым вхо- 1 дом первого элемента И, тактовым входом второго триггера подключен к выходу четвертого элементов И и является вторым выходом синхронизации формирователя, прямой выход третьего и инверсный выход второго триггеров соединены с первыми входами соответственно четвертого и пятого элементов И, выход последнего из которых соединен с тактовым входом тре- р6 тьего триггера, второй вход пятого элемента И объединен с вторым входом четвертого элемента И и подключен к выходу шестого элемента И, первый и второй входы которого являются соот- 3О ветственно тактовым и информационным входами формирователя, входы обнуле4. Устройство по п. 1, о т л ич а ю ш е е с я тем, что блок управления выполнен на счетчике, дешифраторе, формирователе импульсов, элементе задержки, элементе ИЛИ и элементе И, входы которого являются со" ответственно вторым, третьим и четвертым входами блока, а выход соединен с тактовым входом счетчика, выходы которого соответственно соединены с входами дешифратора, первый, второй и третий выходы которого являются соответственно вторым, третьим и четвертым выходами блока, а четвертый выход дешифратора соединен с первым входом элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом формирователя импульсов и входом элемента задержки, выход которого является первым выходом блока управления, вход формирователя импульсов является первым входом блока, а вход обнуления делителя соединен с третьим выходом дешифратора.