Преобразователь двоично-десятичного кода в двоичный

Преобразователь двоично-десятичного кода в двоичный

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и цифровым автоматам , в частности к преобразователям кодов,и может найти применение в различных цифровых специализированных измерительных устройствах.Целью изобретения является повьшение быстродействия, что достигается благодаря соответствующему изменению связей в преобразователе , содержащем три двоичньпс сумматора 1, 2, 3 и три элемента ИЛИ 4, 5, 6. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ÄÄSUÄÄ 1336250 (51)4 Н 03 M 7 12

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АBTOPCHOIVIY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3975663/24-24 (22) 18.11.85 (46) 07,09,87. Бюл. 1 1 33 (71) Донецкий государственный университет (72) С.H,Áîíäàðåíêî и А.E.Ýéäeëüìàí (53) 68 1.325 (088.8) (56) Авторское свидетельство СССР

Р 930313, кл. Н 03 M 7/12, 1980.

Авторское свидетельство СССР

М 1193824, кл. H 03 M 7/00, 1980. (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧНОГО КОДА В ДВОИЧНЫИ (57) Изобретение относится к вычислительной технике и цифровым автома- там, в частности к преобразователям кодов,и может найти применение в различных цифровых специализированных измерительных устройствах. Целью изобретения является повышение быстродействия, что достигается благодаря соответствующему изменению связей в преобразователе, содержащем три двоичных сумматора 1, 2, 3 и три элемента ИЛИ 4, 5, 6. 1 ил.

1 l

Изобретение относится к вычисз,к " тельной технике и цифровым автоматам, в частности к преобразователям кодов, и может найти применение в различных цифровых специализированных измерктельньгх устройствах., Цель изобретения — повышение быстродействия:

На чертеже показана функциональная схема преобразователя.

Схема содержкт двоичные первый 1 (пятиразрядный). второй 2 (двухразрядный), третий 3 (восьмиразрядный) сумматоры, и три элементы ИЛИ первый 4, второй 5 и. третий б.

Преобразователь работает следующим образом, Разряды сумматоров 1-3 имеют определенные веса. Сумматор 1-2, 2, 2

7

2, 2 соответственно, сумматор 2-2, 2 и сумматор 2-2", 2 -, 2, 2, ?

2, 2, 2 соответственно. Каждый г в разряд двоично-десятичного кода поступает на входы разрядов сумматоров, веса которых в сугвче составляют его двоичный эквивалент.

В силу свойств двоично-десятичного кода в четвертом и втором разрядах средней тетрады и четвертом и третьем разрядах старшей тетрады входного кода не могут одновременно появиться единичные значения кода. Поэтому соответствующие разряды двоично-десятичного кода поступают попарно па входы элементов ИЛИ 4 и 5, соединенных с входами сумматоров, веса которых входят в их двоичные эквиваленты.

Выходные сигналы сумматоров поступают с указанными весами на последующее сумья1рованке и на выходы, образуя двоичный код, Так как невозможно одновременное появление единиц íа выходе переноса сумматора 3 и в четвертом разряде старшей тетрады входного кода преобразователя, что связано с ограничением последовательности разряд— ностью преобразователя, то десятьгй разряд двоичного кода формируется с помощью элемснта ИЛИ 6.

Быстродействие преобразователя определяется наиболее длинной цепью распространения сигнала, которая составляет восемь одноразрядньгх сумматоров и один элемент ИЛИ. формула изобретения

Преобразователь двоична-десятичного кода в двоичньгк. содержаший. )

ЗО

35 (40

5О

IlÐë вши. второ! i к тоетнй Igòв о" ные маторы и первый, второй и третий элементы ИЛИ, причем вход первого (младшего) разряда младшей тетрады входного кода преобразователя соединен непосредственно с выходом первого разряда выходно-о кода преобразователя, отличающийся тем, что, с целью повышения быстродействия, в преобразователе. вход второго разряда младшей тетрады входного кода преобразователя подключен к первому входу первого разряда третьего сумматора первые входы второго, третьего и четвертого разрядов которого соединены с выходами первого и второго разрядов и выходом переноса второго сумматора, входы третьего и четвертого разрядов младшей тетрады вхоцного кода преобразователя соединены с вторым входом второго разряда третьего сумматора и входом переноса первого сумматора соответственНО, ГPPBbM H . PHO O P P KO торого и первый вход пятого разряда третьего сумматора подключены к входу третьего р",÷ðÿäà средней тетрады входного кода преобразователя, вход первого разряда которого соединен с вторьвгк входами первых разрядов первого и третьего сумматоров, вход первого разряда старшей тетрацы входного кода преобразователя соединен с первыми входамк третьего и четвертого разрядов первого сумматора и первого разряда второго сумматора, первый вход второго разряда ко-орого подключен к выходу пеового разряда первого сумматора, первые входы второго и пятого разрядов которого к первый вход первого элемента ИЛИ соединены с. входом третьего разряда старшей тетрады входного кода преобразователя, вход второго разряда которого подключен к вторым входам второго разряда второго сумматора к четвертого к пятого разрядов первого сумматора, вторые входы второго и третьего разрядов которого соединены соответственно с выхоцом второго элемента ИЛИ и с вторым входом первого элемента ИЛИ, объединенного с первым входом третьего элемента HJIM и входом четвертого разряда старшей тетрады входного кода преобразователя, вход четвертого разряда средней тетрады ко 0p0T Î соединен с первьжи входами второго элемента ИЛИ и шес133

Составитель Н.Шелобанова

Техред И.Попович Корректор С.Шекмар

Редактор С.Патрушева

Заказ 4055/56 Тираж 901 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 того разряда третьего сумматора, первый вход седьмого разряда которого и второй вход третьего разряда которого подключены к входу логического нуля преобразователя, вторые входы с четвертого по седьмой разрядов третьего сумматора подключены соответственно к выходам разрядов с второго по пятый первого сумматора, выход переноса которого соединен с первым входом восьмого разряда третьего сумматора, второй вход того же разряда

6250 и выход переноса которого соединены соответственно с выходом первого элемента ИЛИ и вторым входом третьего элемента ИЛИ, вторые входы первого

5 разряда второго сумматора и второго элемента KIH подключены к входу второго разряда средней тетрады входноrо кода преобразователя, выходы разрядов с первого повосьмой третьегосумматора и выход третьего элемента ИЛИяв— ляются выходами с второго по десятый разрядов выходногокода преобразователя.