Система для исправления ошибок при передаче n-разрядных кодовых слов

Система для исправления ошибок при передаче n-разрядных кодовых слов

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике. Его использование в системах передачи информации, а также для проверки многопроводных линий связи позволяет повысить достоверность передачи информации за счет исправления двойных ошибок. Передающая часть 1 системы содержит регистр 3, группу 4 управляемых инверторов и блок 8 управления. Приемная часть 2 содержит регистр 9,группу 10 управляемых инверторов и блок 14 обнаружения ошибок. Благодаря введению в каждую часть системы счетчика 7(13), преобразователя 6(12) кода и группы 5(11) управляемых инверторов обеспечивается возможность исправления двойных ошибок путем двойного инвертирования разрядов передаваемого кодового слова по определенному правилу. 1 з.п. ф-лы, 6 ил. 2 табл. со со 05 tsD 01 4;

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1336254

А1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н A BTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3965181/24-24 (22) 15.10.85 (46) 07.09.87. Бюл. № 33 (72) А. А. Елисеев, Т. И. Роговская и Т. М. Третьяк (53) 621.394:681.32 (088.8) (56) Патент США № 4298982, кл. G 06 F 11/00, 1981.

Заявка ФРГ № 1928673, кл. Н 04 L 1/16, 1976. (54) СИ СТЕМА ДЛЯ И СП РАВЛ Е НИ Я

ОШИБОК ПРИ ПЕРЕДАЧЕ N-РАЗРЯДНЫХ КОДОВЫХ СЛОВ (57) Изобретение относится к вычислительной технике. Его использование в системах передачи информации, а также для проверки (51)4НОЗМ 13 00, Н041 1/16 многопроводных линий связи позволяет повысить достоверность передачи информации за счет исправления двойных ошибок. Передающая часть 1 системы содержит регистр

3, группу 4 управляемых инверторов и блок

8 управления. Приемная часть 2 содержит регистр 9, группу 10 управляемых инверторов и блок 14 обнаружения ошибок. Благодаря введению в каждую часть системы счетчика 7(13), преобразователя 6(12) кода и группы 5(ll) управляемых инверторов обеспечивается возможность исправления двойных ошибок путем двойного инвертирования разрядов передаваемого кодового слова по определенному правилу. 1 з.п. ф-,lhl, 6 ил. 2 табл.

1336254 ооо

ОООО ОООО ОООО ОООО 00

0101 0101»01 0101» 45

ОО!

» о!о

O0» ОО» ОО» ОО»

0» оооо » » оооо » » оо

1О

1000 ОООО

100

1О!

1ООО ОООО 1О

Блок 8 управления (фиг. 2) выполнен на триггере 25, счетчике 26, дешифраторе

27, элементе И вЂ” НЕ 28, элементе И 29, элементе ИЛИ вЂ” НЕ 30 и имеет тактовый вход

3l, первый и второй управляющие входы 55

32 и 33, первый — третий выходы 34 — 36.

Дешифратор 27 работает в соответствии с табл. 2 истинности.

Изобретение относится к области вычислительной техники и может быть использовано в системах передачи информации,,а также для проверки системных шин или линий связи. 5

Цель изобретения — повышение достоверности передаваемой информации за счет исправления двойных ошибок.

На фиг. 1 приведена функциональная схема системы; на фиг. 2 — схема блока управления; на фиг. 3 — пример выполне10 ния блока обнаружения ошибок; на фиг. 4—

6 — диаграммы, иллюстрирующие работу сис темы соответственно в отсутствии ошибок, при наличии корректируемой ошибки и при отказе.

Система для исправления ошибок при передаче N-разрядных кодовых слов состоит из передающей и приемной частей 1 и 2.

Передающая часть 1 содержит регистр 3, первую и вторую группы 4 и 5 управляемых инверторов, преобразователь 6 кода, счет- 20 чик 7 и блок 8 управления.

Приемная часть 2 содержит регистр 9, первую и вторую группы 10 и 11 управляемых инверторов, преобразователь 12 кода, счетчик 13 и блок 14 обнаружения ошибок.

Передающая и приемная части 1 и 2 соединены между собой первой — пятой линиями

15 — 19 связи. Система имеет информационные входы 20, синхровход 21, информационные выходы 22 — 24.

Регистры 3 и 9 — параллельные N-раз- З0 рядные регистры.

Управляемые инверторы групп 4, 5, !О, 11 могут быть выполнены на сумматорах по модулю два либо как в известном устройстве.

Преобразователи 6 и 12 кода выполнены идентично в соответствии с табл. 1 истинности (например, в виде соединенных последо вательно дешифратора и шифратора).

Таблица!

Код иа выхо- Кол яа выхолах преобразователя 8 или 40 лак счетчика 12 (разрялы 1,2,...,18)

7 или 13 (разряды 4,3.2) Таблица 2

Код на входах (разряды 1,2) Код на выходах (разряды 0,1,2) 100

001

011

00.0

Блок 14 обнаружения ошибок (фиг. 3) осуществляет свертку кодового слова по модулю четыре и выполнены на сумматорах 37 по модулю четыре, сумматорах 38 по модулю два и элементе ИЛИ 39. Сумматоры 37 по модулю четыре могут быть выполнены на элементе И 40 и сумматорах

41 по модулю два. Блок 14 имеет входы

42 и выход 43.

На фиг. 4 — 6 обозначено: а — синхроимпульсы на входе 21; б, в — сигналы на выходах первого и второго разрядов счетчика

26 блока 8 управления; г, д — тактовые импульсы на первом и втором выходах блока 8 управления; е — сигнал на входе синхронизации триггера 25 блока 8 управления;

Ж вЂ” сигнал на выходе блока 14 обнаружения ошибки; з — сигнал на выходе триггера

25 блока 8 управления; и — сигнал на третьем выходе блока 8 управления; к, л, м, н — сигналы на выходах нулевого — третьего разрядов счетчика 7 или 13; о — сигнал отказа на выходе 23 или 24.

Система для исправления ошибок при передаче N-разрядных кодовых слов работает следующим образом.

При безошибочной передаче на синхровход 21 системы поступают синхроимпульсы (фиг. 4а), по которым в блоке 8 управления вырабатываются тактовые импульсы системы. В начале каждого такта на первом выходе 35 блока 8 вырабатывается первый тактовый импульс (фиг. 4г). поступающий на управляющий вход регистра 3 и входы обнуления счетчиков 7 и 13. По этому импульсу в регистр 3 принимается N-разрядный двоичный код с информационных входов 20, а счетчики7 и 8 обнуляются. По нулевым состояниям счетчиков 7 и 13 на выходах соответствующих преобразователей 6 и 12 и на

1336254 выходах групп 5 и 11 формируются нулевые потенциалы. Двоичный код передается с выходов регистра 3 через группу 4 управляемых инверторов на первую линию связи без изменения, т.е. в прямом коде, и далее с линии связи через группу 10 управляемых инверторов без изменения — на информационные входы регистра 9 и на входы блока 14 обнаружения ошибок.

Если передача кода выполнена без ошибки, т.е. нет сигнала на выходе 43 блока 14 и на первом управляющем входе 32 блока

8 управления, импульс опроса на выходе 36 блока 8 не вырабатывается и состояние счетчиков 7 и 13 не изменяется. По второму тактовому импульсу на втором выходе 35 блока 8 (фиг. 4д), поступающему по линии 18 связи на управляющий вход регистра 9, производится запись в регистр 9 переданного кодового слова. Информация с выходов регистров 9 передается на информационные выходы 22 системы.

При наличии корректируемой ошибки процесс исправления ошибки состоит в повторении передачи с последовательной инверсией групп разрядов исходного кода.

Если в некотором такте при выполнении передачи на выходе 43 блока 14 формируется сигнал ошибки (фиг. 5ж), поступающий по линии 16 связи на первый управляющий вход 32 блока 8 управления, то на выходе 36 блока 8 вырабатывается импульс опроса (фиг. 5и), По этому импульсу, поступающему на счетные входы счетчиков 7 и 13, производится модификация состояния этих счетчиков на плюс единицу и формирования соответствующих потенциалов на кодовых выходах счетчиков (фиг. 5к)

После модификации состояний счетчиков 7 и

13 преобразователи 6 и 12 вырабатывают соответствующий код, и на выходах групп 5 и 11 формируется соответствующий параметр перекодировки, поступающий на управляющие входы соответствующих управляемых инверторов групп 4 и 10.

Разряды исходного кода, соответствующие единичным разрядам параметра перекодировки, инвертируются. Преобразованный в соответствии с параметром перекодировки двоичный код с выхода группы 4 элементов через линию 15 связи передается на информационные входы управляемых инверторов группы 10, с выходов которых уже восстановленным исходный двоичный код передается на информацонные входы блока 14, Если на управляющем входе 32 блока 8 управления прекращается формирование сигнала ошибки, то импульс опроса на выходе

36 (фиг. 5и) в данном такте будет одиночным, после которого на выходе 35 блока 8 управления вырабатывается второй тактовый импульс (фиг. 5д). По второму тактовому импульсу, поступающему через линию

18связи на управляемый вход регистра 9, 5

55 производится прием в регистр 9 исправленного кодового слова.

При работе системы могут возникать ошибки, которые проявляются первонача1hно как некорректируемые (сигнал ошибки формируется как при передаче прямого кода информации, так и при передаче обратного кода), но для некоторой группы инвертируемых разрядов исходного кода ошибки становятся корректируемыми, например, при передаче кода со значениями

01 или 10 в замыкающихся связях или связях с обрывом.

Если в некотором такте возникает такая ошибка, на выходе 43 блока 14 формируется сигнал ошибки в течение всего времени, пока ошибка является некорректирующей.

Сигнал ошибки поступает по линии 16 связи на управляющий вход 32 блока 8 управления. По первому импульсу опроса, сформированному на выходе 36 блока 8 управления, производится модификация на плюс единицу состояния счетчиков 7 и 13 и выработка на выходах групп 5 и 11 параметра перекодировки, задающего инверсию всех разрядов исходного кода. Если сигнал ошибки продолжает поступать на управляющий вход 32 блока 8 управления, то на выходе 36 блока 8 формируется второй импульс опроса, по которому производится модификация на плюс единицу состояния счетчиков

7 и 13 и выработка на выходах групп 5 и 11 параметра перекодировки, задаюгцего инверсию принадлежащих к первой группе разрядов исходного кода. Каждым очередным импульсом опроса состояние счетчиков 7 и 13 модифицируется на плюс единицу. В результате в системе производится последовательное формирование прямого и обратного кодов параметра перекодировки, задающего инверсию разрядов соответствующей группы

Выбор прямого или обратного кода параметра перекодировки осуществляется по значению сигнала на выходе младшего разряда счетчиков 7 и 13, поступающего на управляющие входы управляемых инверторов в группах 5 и 1!.

Сигналы на выходах старших разрядов счетчиков 7 и 13 определяют код группы инвертирующих разрядов. Если после очередного импульса опроса, модифицирующего состояния счетчиков 7 и 13 на плюс единицу, на выходе 43 блока 14 и на управляющем входе 32 блока 8 прекратится формирование сигнала ошибки, данный импульс опроса на выходе 36 блока 8 управления будет последним в текущем такте. По второму тактовому импульсу на втором выходе 35 блока 8, поступающему по линии 18 связи на управляющий вход регистра 9, производится запись в регистр 9 исправленного кодового слова, которое передается на информационные выходы 22 системы.

Если ошибка продолжает сохраняться и является некорректирующей в течение интер1336254

Формула изобретения

1. Система для исправления ошибок при передаче N-разрядных кодовых слов, содер55 вала времени, превышающего пороговое время (в рассматриваемом варианте реализации устройства пороговое время равно

К. t, где t — период синхроимпульсов на синхровходе 21 системы, К ° — коэффициент

5 пересчета счетчиков 7 и 13), то на первый и второй контрольные выходы 23 и 24 системы с выходов переполнения соответствующих счетчиков 7 и 13 передаются сигналы отказа (фиг. 6). При этом выработка импульсов опроса на выходе 36 блока 8 прекращается, а на выъоде 35 формирование второго тактово о импульса не производится, поскольку результат передачи двоичного кода является недостоверным. При длительном присутствии сигнала ошибки на управляющем входе 32 блока 8 (фиг. 6ж) установка триггера 25 подтверждается по каждому импульсу опроса, и срабатывание элемента

28 И НЕ запрещено потенциалом с нулевого вьыкхода триггера 25. Если сигнал ошибки присl гствует в течение времени, првышаю- 20 щего пороговое время, счетчик 7(13) модифицируется до переполнения, на выходе перепо .пения счетчика 7(13) формируется сигнал отказа, поступающий на выход 23(24) и третий вход блока 8 управления, где он эс вызывает сброс триггера 25. При этом снимается блокировка срабатывания элемента

И вЂ” HE 28 и следующим импульсом с выхода этого элемента состояние счетчика 26 модифицируется на плюс единицу. По единичному состоянию разрядов счетчика 26 дешифратором 27 вырабатывается импульс на втором (последнем) выходе.

Если сигнал ошибки продолжает присутствовать после истечения порогового времени, выработка второго тактового импульса элементом ИЛИ вЂ” НЕ 30 блокируется.

Система может иметь более простое выполнение, если на приемной стороне 2 исключить счетчик 13, а входы преобразователя

12 кодов соединить соответствующей линией связи с выходами счетчика 7 передающей стороны 1. Упрощение может быть еще 40 больше, если на приемной стороне 2 исключить преобразователь 12 кодов со второй группой 1! управляемых инверторов, а управляющие входы управляемых инверторов первой группы 10 подключить через линию связи к выходам соответствующих управляемых инверторов второй группы 5 передающей стороны 1. Однако при каждом указанном упрощении увеличивается количество соединений в линии связи, что может привести к снижению помехозащищенности этих вариантов.

Таким образом, в предлагаемой системе исправляются двойные ошибки, вызванные обрывом двух связей или их замыканием между собой. жащая на передающей стороне регистр, N выходов которого соединены с информационными входами одноименных управляемых инверторов первой группы, блок управления, тактовый вход которого является синхровходом системы, информационные входы регистра являются информационными входами системы, выходы управляемых инверторов первой группы подключены к входам первой линии связи, на приемной стороне — первая группа из N управляемых инверторов, выходы которых соединены с соответствующими информационными входами регистра, блок обнаружения ошибок, информационные входы управляемых инверторов первой группы подключены к выходам первой линии связи, выходы регистра являются информационными выходами системы, выход блока обнаружения ошибок через вторую линию связи соединен с первым управляющим входом блока -управления, отличающаяся тем, что, с целью повышения достоверности передаваемой информации за счет исправления двойных ошибок, на передающей и приемной сторонах системы введены преобразователь кода, вторая группа управляемых инверторов и счетчик, выход младшего разряда которого подключен к управляющим входам управляемых инверторов второй группы, выходы которых соединены с управляющими входами одноименных управляемых инверторов первой группы, выходы остальных разрядов счетчика соединены с входами преобразователя кодов, выходы которого подключены к информационным входам соответствующих управляемых инверторов второй группы, первый выход блока управления подключен непосредственно к управляющему входу регистра и входу обнуления счетчика передающей стороны и через третью линию связи к входу обнуления счетчика приемной стороны, второй выход блока управления через четвертую линию связи соединен с управляющим входом регистра приемной стороны, третий выход блока управления педключен непосредственно к счетному входу счетчика передающей стороны и через пятую линию связи к счетному входу счетчика приемной стороны, входы блока обнаружения ошибок подключены к выходам соответствующих управляемых инверторов первой группы приемной стороны, выход переполнения счетчика передающей стороны соединен с вторым управляющим входом блока управления и является первым контрольным выходом системы, выход переполнения счетчика на приемной стороне является вторым контрольным выходом системы.

2. Система по п. 1, отличающаяся тем, что блок управления выполнен на триггере, счетчике, дешифраторе, элементе И, элементе ИЛИ вЂ” НЕ и элементе И вЂ” НЕ, выход которого соединен со счетным входом счетчика, выходы которого подключены к информа1336254 ционным входам дешифратора, выход нулевого разряда является первым выходом блока управления, выход первого разряда дешифратора подключен к первому входу элемента И и входу синхронизации триггера, выход второго разряда дешифратора соединен с первым входом элемента ИЛИ вЂ” НЕ, инверсный выход триггера подключен к первому входу элемента И вЂ” НЕ, второй вход которого и вход разрешения записи дешифратора объединены и являются тактовым входом блока управления, вторые входы элементов И и ИЛИ вЂ” НЕ и информационный вход триггера объединены и являются пер5 вым управляющим входом блока управления, вход обнуления триггера является вторым управляющим входом блока управления, выход элемента ИЛИ вЂ” НЕ и выход элемента

И являются соответственно вторым и третьим выходами блока управления.

1336254

Фиг. 5

Риг.

Составитель О. Ревинский

Редактор Н. Егорова Техред И. Верее К ор ректор Е. Ро ш ко

3а каз 3815/57 Тираж 901 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, 7К вЂ” 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4