Демодулятор сигналов относительной фазовой манипуляции

Демодулятор сигналов относительной фазовой манипуляции

Иллюстрации

Показать все

Реферат

 

Изобретение относится к технике связи и повышает помехоустойчивость при большом уровне шумов. На вход формирователя 1 парафазного сигнала поступает сигнал с относительной фазовой манипуляцией. С его выхода два парафазных напряжения подаются на 2-е входы компараторов (К) 2 и 3. Сигналы с инверсных выходов К 2 и 3 используются для получения двойной частоты . С этой целью эти сигналы логически перемножаются в эл-те и-НЕ 14. При наличии искажений в сигнале удвоенной частоты появляются сбои. Далее сигнал с выхода эл-та 14 поступает на логич. блок 15. На выходе блока 22 задержки формируется сигнал, задержанный на 1/2 периода входного сигнала. После логич. обработки сигналов на выходе эл-та ИЛИ-НЕ 21 восстанавливается сигнал удвоенной частоты , к-рый запускает триггер 6. С триггера 6 снимаются два сигнала основной частоты, сдвинутые по фазе на 180. На эл-тах И-НЕ 10-13 производится логич. перемножение сигналов с прямых выходов К 2 и 3. Результат перемножения, содержащий информацию о фазе входного сигнала, фиксируется в триггерах 4 и 5. На эл-тах И-НЕ 7 и 8 происходит выделение модулирующего сигнала 2 ил. 1 табл. ел с-о7 со со С5 ГчЭ О5 1ЧЗ

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5ц4Н04 Е27 22

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (61) 1099411 (2!) 4030801/24-09 (22) 20. 12.85 (46) 07.09.87. Бюл. № 33 (72) А. Б. Царев (53) 621.394.62 (088.8) (56) Авторское свидетельство СССР

M 1099411, кл. Н 04 1 27/22, 1982. (54) ДЕМОДУЛЯТОР СИГНАЛОВ ОТНОСИТЕЛЬНОЙ ФАЗОВОЙ МАНИПУЛЯЦИИ (57) Изобретение относится к технике связи и повышает помехоустойчивость при большом уровне шумов. На вход формирователя

1 парафазного сигнала поступает сигнал с относительной фазовой манипуляцией. С его выхода два парафазных напряжения подаются на 2-е входы компараторов (К) 2 и

3. Сигналы с инверсных выходов К 2 и 3 используются для получения двойной частоÄÄSUÄÄ 1336267 A 2 ты. С этой целью эти сигналы логически перемножаются в эл-те И вЂ” НЕ 14. При наличии искажений в сигнале удвоенной частоты появляются сбои. Далее сигнал с выхода эл-та 14 поступает на логич. блок 15.

На выходе блока 22 задержки формируется сигнал, задержанный на 1/2 периода входного сигнала. После логич. обработки сигналов на выходе эл-та ИЛИ вЂ” НЕ 21 восстанавливается сигнал удвоенной частоты, к-рый запускает триггер 6. С триггера

6 снимаются два сигнала основной частоты, сдвинутые по фазе на 180 . На эл-тах И вЂ” НЕ

10 — 13 производится логич. перемножение сигналов с прямых выходов К 2 и 3. Результат перемножения, содержащий информацию о фазе входного сигнала, фиксируется в триггерах 4 и 5. На эл-тах И вЂ” НЕ 7 и 8 происходит выделение модулирующего сигнала 2 ил. I табл.

1336267

Формула изобретения

Изобретение относится к технике связи и является усовершенствованием изобретения по авт. св. № 1099411.

Цель изобретения — повышение помехоустойчивости при большом уровне шумов

На фиг. 1 изображена структурная электрическая схема предлагаемого демодулятора; на фиг. 2 — временные диаграммы, поясняющие работу логического блока обработки сигнала.

Демодулятор содержит формирователь 1 парафазных сигналов, компараторы 2 и 3, первый 4, второй 5 и третий 6 триггеры, первый 7, второй 8, третий 9, четвертый 10, пятый 11, шестой 12, седьмой 13, восьмой

14 элементы И вЂ” НЕ, логический блок 15 обработки сигнала, состоящий из первого 16 и второго 17 элементов НЕ, третьего 18, первого 19, второго 20 и четвертого 21 элементов ИЛИ вЂ” НЕ, блока 22 задержки.

Демодулятор работает следующим образом.

На вход формирователя 1 парафазного сигнала поступает сигнал с относительной фазовой манипуляцией, а с его выхода два противофазных напряжения подаются на вторые входы компараторов 2 и 3, которые формируют сигналы, пригодные для их обработки на цифровых интегральных микросхемах. Порог срабатывания обоих компараторов задается напряжением Uo. Сигналы с инверсных выходов компараторов используются для получения двойной частоты. С этой целью сигналы с инверсных выходов компараторов 2 и 3 логически перемножаются в элементе И вЂ” НЕ 14. Сигнал двойной частоты формируется на выходе элемента

И вЂ” HE 14 только при отсутствии искажений формы входного сигнала, при наличии искажений в сигнале удвоенной частоты появляются сбои. Далее сигнал с выхода элемента И вЂ” НЕ 14 поступает на логический блок 15. На выходе блока 22 задержки формируется сигнал, задержанный на 1/2 периода входного сигнала.

Далее происходит логическая обработка сигналов а и б (фиг. 1) в соответствии с таблицей истинности

На фиг. 2 поясняется работа логического блока 15, где а — сигнал на выходе элемента НЕ 16, б — на выходе элемента НЕ 17, в — на выходе элемента ИЛИ вЂ” НЕ 18, г— на выходе элемента ИЛИ вЂ” НЕ 19 д — на выходе элемента ИЛИ вЂ” НЕ 20, е — на выходе элемента ИЛИ вЂ” НЕ 21.

Таким образом, после логической обработки на выходе элемента ИЛИ вЂ” НЕ 21 восстанавливается сигнал удвоенной частоты, который запускает триггер 6. С выходов триггера снимаются два сигнала основной частоты (несущей) сдвинутые по фазе на 180 . На элементах И вЂ” НЕ 10 — 13 производится логическое перемножение сигналов с прямых выходов компараторов 2 и 3 с противофазными сигналами несущей. Результат перемножения, содержащий информацию о фазе входного сигнала, фиксируется в первом 4 и втором 5 триггерах. На элементах И вЂ” НЕ 7 и 8 происходит выделение модулирующего сигнала. В элементе И вЂ” НЕ

9 происходит объединение двух возможных вариантов выявления модулирующего сигнала.

Демодулятор сигналов относительной фазовой манипуляции по авт. св. № 1099411, отличающийся тем, что, с целью повышения помехоустойчивости при большом уровне шумов, введен логический блок обработки сигнала, включенный между выходом восьмого элемента И вЂ” НЕ и входом третьего триггера и состоящий из блока задержки, двух элементов HE и четырех элеметов

ИЛИ вЂ” НЕ, причем вход блока задержки соединен с входом первого элемента НЕ и первыми входами первого и второго элементов ИЛИ вЂ” НЕ и- является входом логического блока обработки сигнала, выход блока задержки соединен с входом второго элемента НЕ, первым входом третьего элемента

ИЛИ вЂ” НЕ и вторым входом второго элемента ИЛИ вЂ” HE, выход первого элемента НЕ соединен с вторым входом третьего элемента ИЛИ вЂ” НЕ, выход второго элемента НЕ соединен с вторым входом первого элемента ИЛИ вЂ” HE, выходы первого, второго и третьего элементов ИЛИ вЂ” НЕ соединены с соответствующими входами четвертого элемента ИЛИ вЂ” HE, выход которого является выходом логического блока обработки сигнала.

1336267

Составитель Н. Лазарева

Редактор И. Горная Техред И. Верее Корректор С. Черни

Заказ 3815/57 Тираж 638 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4