Программное устройство управления

Программное устройство управления

Иллюстрации

Показать все

Реферат

 

Изобретение.относится к вычислительной технике и может быть использовано для построения управляющих автоматов и автоматов обработки дискретной информации. Цель изобретениясокращение аппаратурных затрат за счет экономии объема памяти автомата путем применения принципа двойного кодирования. Устройство содержит генератор, счетчик, четьфе дешифратора , два регистра, два триггера, элемент задержки, элемент И, две группы блоков памяти, две группы коммутаторов , группу ключевых элементов, группу мультиплексоров и группу дешифраторов . Цель достигается с помощью указанной совокупности признаков. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

А1 (19) (11) (51) 4 G 06 F 9/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4071431/24-24 (22) 28.05.86 (46) 23.09.87. Бюл. №.35 (72) Д.И. Павлов, Е.И.Пупырев и О.В.Кудрявцев (53) 681.32(088.8) (56) Авторское свидетельство СССР

¹ 1214171, кл. G 06 F 9/00, 1985.

Авторское свидетельство СССР № 1173414, кл. G 06 F 9/00, 1983. (54) ПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ (57) Изобретение относится к вычислительной технике и может быть использовано для построения управляющих автоматов и автоматов обработки дискретной информации. Цель изобретениясокращение аппаратурных затрат за счет зкономии объема памяти автомата путем применения принципа двойного кодирования. Устройство содержит генератор, счетчик, четыре дешифратора, два регистра, два триггера, элемент задержки, элемент И, две группы блоков памяти, две группы коммутаторов, группу ключевых элементов, группу мультиплексоров и группу дешифраторов. Цель достигается с помощью указанной совокупности признаков.

2 ил.

1 13395

Изобретение относится к вычислительной технике и может быть ис.поль 3овано для построения управляющих автоматов и автоматов обработки дискретной информации, Цель изобретения — экономия оборудования. о

На фиг. 1 и 2 представлена функциональная схема устройства.

Программное устройство управления содержит генератор 1 импульсов, счетчики 2, второй дешифратор 3, первый дешифратор 4, блок 5,памяти, вторую группу блоков 5 ...5„ памяти, группу элементов И 6 ...6, первый триггер

7, элемент И 8, вход 9 сброса, группу информационных входов 10,...10Р...

10, регистр 11 адреса, выходной регистр 12, первую группу коммутаторов

13,... 131, элемент 14 задержки, вход

15 пуска устройства, четвертую группу входов 16,...16 логических условий, первую группу входов 17„...17 логический условий, вход 18 управле25 ния режимом, выход 19 признака конца работы, группу мультиплексоров

20,,20, группу дешифраторов 211.. °

21 5, E3TopyN группу информационн выходов ?2 ...22 „ первую группу ин30 формационных выходов 23,.. ° 23, третью группу входов 24г...24 логических условий, вторую группу коммутаторов

25„...25г, четвертый дешифратор 26, вторую группу входов 27, „27 „ логических условий, третий дешифратор 28, первую группу блоков 29,...29 „ памяти, первый 30 и второй 31 входы разрешения записи, второй триггер 32.

Устройство работает следующим об40 разом.

Значение сигнала на входе 18 устройства определяет режим его работы.

В режиме записи выходы мультиплексоров 20 находятся в состоянии высокого выходного импеданса (т.е. отклю45 чены), элементы И б открыты и совместно с коммутаторами 13 коммутируют на входы регистра 11 адреса группы входов 16 и 17 устройства. Коммутаторы 25 в режиме записи коммутируют на входы дешифратора 26 группу входов

27 устройства, Дешифратор 26 в любом режиме в соответствии с поступающим на его входы кодом разрешает работу только одного блока памяти из группы

5 и одного из группы 29, Выходы бло- . ков памяти, работа которых в данный момент запрещена, находятся в состояг 8 ? нии высокого выходного импеданса (третье состояние).

Перед началом работы необходимо записать в блоки 5 памяти информацию об алгоритме работы устройства управления, а в блоки 29 памяти — кодированные обозначения наборов входных переменных, анализируемых в каждом а -м состоянии устройства. Вначале в блоки 29 памяти записываются константы, служащие для адресации блоков

5 памяти при записи в них информации об алгоритме работы устройства управления, Количество этих констант зависит от объема одного блока 5 памяти.

Пусть, например, число разрядов адреса одного блока 5 памяти равно (F-L), тогда в блок 29 памяти после— довательно записываются числа от 0 до (2 -i). Для этого устройство устаE навливается в режим зписи сигналом логического нуля с входа 18, а сигнал с входа 30 устройства устанавливает в режим записи блоки 29 памяти. На входах устройства устанавливается код, в соответствии с которым разрешается работа одного из блоков 29 памяти. Режим работы блоков 5 памяти на этом этапе безразличен. Сигна логического нуля с входа 15 устройства запрещает прохождение импульсов от генератора 1 через элемент И 8 на счетчик 2, а сигнал с входа 9 устройства приводит в исходное состояние триггеры 7 и 32, счетчик 2 и регистр

12. Затем на входах 15 и 9 устройства устанавливаются сигналы логической единицы, При этом импульсы с генератора 1 через. элемент И 8 поступают на вход счетчика 2, с выходов которого в параллельном коде на дешифратор 3 подается число отсчитанных импульсов. В результате на вход регистра

11 поступает импульс, по которому в него записыва.ется адрес, заданный на входах 16 и 17 ° Адрес дешифруется дешифратором 28 и в блоках 29 памяти выбирается ячейка, после чего по сигналу дешифратора 3 срабатывает триггер 32, При этом на блоки 29 памяти поступает сигнал обращения и информация с входных шин устройства 10„...

10 (число от 0 до 2 -1) записываетE ся в ранее выбранную ячейку того блока 29 памяти, код которого задан на входах 27 устройства. Затем сигнал с дешифратора 3 устанавливает триггер 32 в исходное состояние, чем за30

3 133955 прещаст обращение к блокам 29 памяти, а также сигнализирует по выходу

19 о необходимости выставить новую информацию и новый адрес. При этом

5 через элемент 14 задержки происходит сброс счетчика 2 в исходное состояние.

Процесс повторяется до тех пор, пока в блок памяти не будут записаны все

F числа от 0 до (2 -1) .

Затем на входы 27 поступает новый номер избранного блока 29 памяти и такая же информация записывается в него. Процесс подготовки адресов заканчивается после записи адресной ин - r формации во все блоки 29 памяти.

Затем производится запись в блоки

5 памяти информации об алгоритме работы устройства управления. Для этого сигнал с входа 30 устанавливает

20 блоки 29 памяти в режим считывания, а сигнал с входа 31 устанавливает блоки 5 памяти в режим записи. Далее происходит процесс, аналогичный записи информации в блоки 29 памяти. 25

Дешифратор 26 в соответствии с ко дом на входах 27 устройства выбирает один из блоков 29 памяти для считывания информации и один из блоков

5 памяти для записи. Генератор 1, . счетчик 2, дешифратор 3 и триггеры 7 и 32 управляют записью адреса в регистр 11, считыванием числа из блока

29 памяти и записью информации с шин устройства 10 ...10ц в блок 5 памяти, По сигналу с дешифратора 3 в регистр

11 записывается адрес с входов 16 и

17 устройства, .который дешифруется дешифратором 28 и выбирает в блоке 29 памяти ячейку; из которой считывается

40 число. При этом Ь старших разрядов адреса подаются на группу входов дешифратора 4. Затем по сигналу дешифратора 3 срабатывает триггер 32 и на блоки 29 памяти поступает сигнал обращения. При этом из блока 29 памяти считывается число от 0 до (2 -1), F» представляющее собой младшие разряды адреса ячейки в блоке 5 памяти, которые подаются на вторую группу входов дешифратора 4. Последний дешифрует адрес и выбирает ячейку в блоке

5 памяти. По сигналу дешифратора 3 срабатывает триггер 7 вследствие чего на блоки 5 памяти подается сигнал обращения и в избранную ячейку блока 5 памяти записывается информация с шин 10,...10 устройства. За.тем триггеры 7 и 32, а всед за ними

1 счетчик 2 приводятся в исходное состояние, выставляется новая информация на шинах 10 и новый адрес на вхо дах 16 и 17 и процесс повторяется.

Так происходит до заполнения избранного блока 5 памяти,после чего на входы 27 подается новый код, избирающий новую пару блоков 5 и 29 памяти, и процесс повторяется. Он заканчивается после занесения информации об алгоритме работы устройства управления во все блоки 5 памяти.

Затем с входа 31 поступает сигнал, переводящий блоки 5 памяти в режим считывания, а сигнал с входа 30 переключает блоки 29 памяти в режим записи. После этого в блоки 29 памяти записываются кодированные обозначения наборов входных переменных, анализируемых в каждом а -м состоянии устройства управления. Процесс записи аналогичен описанной выше записи адресных констант в блоки 29 памяти и управляется генератором 1, счетчиком

2, дешифраторами 3, 26 и 28, триггером 32. По окончании записи блоки 29 памяти переключаются в режим считывания сигналом с входа 30, а сигнал логической единицы, поступающий на вход 18 устройства, переводит его в режим считывания.

При этом коммутаторы 13 и 25 коммутируют выходы регистра 12, ключевые элементы И 6 отключены от магистрали, а выходы мультиплексоров 20 подключены к группе входов регистра 11. Затем подается импульсный сигнал логического нуля на вход 9 устройства,приводящий счетчик 2, триггеры 7 и 32 и регистр 12 в исходное состояние.

Процесс считывания информации из блоков 5 и 29 памяти аналогичен процессу записи алгоритма работы устройства в блоки 5 памяти и управляется генератором 1, счетчиком 2, дешифраторами 3, 4, 26 и 28, триггерами 7 и

32. При этом адреса считывания из блоков 29 памяти определяются совокупностью сигналов на третьей и четвертой группах выходов регистра 12 и ,соответствующих входах 24 устройства, которые коммутируются в данном состоянии на вход регистра 11. Адреса считывания из блоков 5 памяти определяются совокупностью сигналов на третьей и четвертой группах выходов регистра 12 и соотвествующим числом (номером набора), считанных из блока

1 3 19.. > 5 8

29 памяти, Номер парь. блокон 5 и 29 памяти, из которых производится Г.читывание, определяется совокупностью сигналов из пятой группы выходов ре5 гистра 12 и соответственно сигналом с дешифратора 26. Это обеспечивает возможность наращивания памяти устройства до необходимой размерности решаемых задач. Мультиплексоры 20 10 коммутируют на вход регистра 11 в каждом <1 -м состоянии не более К входных сигналов, С четвертой группы выходов регистра 12 снимаются функции доопределения состояний. Они служат для объединения состояний устройства, в которых анализируется незначительное число входных переменных и позволяют экономить память устройства управле15

Формул а и з о б р е т е н и я

Программное устройство управления. содержащее, генератор импульсов, счетчик, первый и второй дешифраторы, блок памяти, первую и вторую группы коммутаторов, первый триггер, элемент И, элемент задержки, регистр адреса, выходной регистра, группу мультиплексоров, группу дешифраторов, причем вход управления режимом устройства соединен с управляющими входами коммутаторов первой и второй групп, выходы первой группы коммутаторов соединены с первой группой информационных входов регистра адреса, первая группа выходов которого соединена с первой группой входов первого дешифратора, выходы которого соединены с адресными входами блока пания. 20

B выходных сигналах блоков 29 памяти закодированы номера наборов входных переменных, являющиеся младшей частью адресного слова блоков 5 памяти. В BbIxopHbIx сигналах блоков 5 ?5 памяти, поступающих на входы дешифратора 21, закодированы выходные функции устройства управления. При этом подгруппы выходных сигналов, поступающих на входы соответствующих дешиф-.10 раторов, выбраны так, что внутри их каждый из сигналов принимает истинное значение в моменты времени, не совпадающие с другими сигналами подгруппы. Это группа выходов 23 уст35 ройства, Выходные сигналы, для которых кодирование провести невозможно, выведены непосредственно на. выход устройства (группа выходов 22). мяти, нь<х д«кот<.1нзго соединены сооТ ветственно <. Ннформаии HHIIMH входами

Выходного pF ÃHÑT17ñ<, пе рная I рупца выходов которого соединена с соответствующими входами дешифраторов группы, выходы которых соединены с первой группой ныходов устройства, вторая группа выходов выходного регистра соединена с второй группой выходов устройства, выход генератора соединен с первым входом элемента И, вход пуска устройства соединен с вторым входом элемента И, выход которого соединен с счетным входом счетчика, выходы которого соединены с входами второго дешифратора, первый выход которого соединен с входом разрешения записи регистра адреса, второй выход второго дешифратора соединен с входом установки в "1" первого триггера, третий выход второго дешифратора соединен с входом разрешения записи выходного регистра, вход сброса устройства соединен с входом сброса выходного регистра, с первым входом сброса счетчика и с первым входом установки в 0 первого триггера, четвертый выход второго дешифратора соединен с вторым входом установки в "0" первого триггера, с входом элемента задержки и с выходом признака конца работы устройства, выход элемента задержки соединен с вторым входом сброса счетчика, выход первого триггера соединен с входом разрешения обращения блока памяти, группа информационных входов устройства соединена с группой входов данных блока памяти, третья группа выходов выходного регистра соединена соответственно с первыми информационными входами коммутаторов первой группы и с группой управляющих входов мультиплексоров группы, первая и вторая группы входов логических условий устройства соединены соответственно с вторыми информационными входами коммутаторов первой и второй групп, третья группа входов логических условий устройства соединена с первой группой информационных входов мультиплексоров группы, четвертая группа вы— ходов выходного регистра соединена с второй группой информационных входов мультиплексоров группы, о т л и ч а ю щ е е с я тем, что, с целью экономии. оборудования, устройство содержит группу элементов И, второй

1339558 триггер, первую и вторую группы блоков памяти, третий и четвертый дешифраторы, причем четвертая группа входов логических условий устройства

5 соединена с первыми входами элементов

И группы, выходы которых соединены с второй группой информационных входов регистра адреса, вход выбора режима устройства соединен с вторыми 1р входами элементов И группы и с входами разрешения работы мультиплексоров группы, выходы которых соединены с второй группой информационных входов регистра адреса, первая и вторая груп-15 пы выходов которого соединены с входами третьего дешифратора, выходы которого соединены соответственно с адресными входами блоков памяти первой группы, выходы которых сое- р0 динены "Ь второй группой входов первого дешифратора, выходы которого соединены с адресными входами блоков памяти второй группы, выходы которых соединены с группой информационных рб входов выходного регистра, пятая группа выходов которого соединена cqответственно с первыми информационными входами коммутаторов второй груп. пы, выходы которых соединен с входами четвертого дешифратора, выходы ко: торого соединены с входами разрешени» работы соответствующих блоков памяти первой и второй групп, первый вход разрешения записи устройства соединен с входами разрешения записи блоков памяти первой группы, второй вход разрешения записи устройства соединен с входами разрешения записи блоков памяти второй группы, группа информационных входов устройства соединена с входами данных блоков памяти первой и второй групп, вход сброса устройства соединен с первым входом установки в "0" второго триггера, выход которого соединен с входами разрешения работы блоков памяти первой группы, выход первого триггера соединен с входами разрешения рабо-ты блоков памяти второй группы, четвертый выход второго дешифратора соединен с вторым входом установки в

"0" второго триггера, пятый выход дешифратора соединен с входом установки в "1" второго триггера °

1339558

Составитель А,Михайлов

Редактор Е.Папп Техред N.Дидык Корректор Г.Решетник

Заказ 4223/39 Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r, Ужгород, ул. Проектная, 4