Последовательное устройство для цифровой фильтрации

Последовательное устройство для цифровой фильтрации

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой обработки радиолокационных, сейсмических , гидроакустических, видео и других сигналов. Целью изобретения является повьшение производительности. Поставленная цель достигается за счет того, что в состав устройства входит k вычислительных модулей I.O-l.(k-l) (k - число отсчетов импульсной характеристики ) , блок из (n+l+log k) (k-1) (n - разрядность данных) элементов задержки 2.1-2.k-1.(n+log k +1) с соответствующими связями. 2 ил (Л 00 со со 00 4i сд,, 1

СОЮЗ СОВЕТСКИК

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4068481/24-24 (22) 20.05.86 (46) 23.09.87. Бюп. И- 35 (7 1) Киевский политехнический институт им. 50-летия Великой Октябрьс— кой социалистической революции (72) A.Ô.Hâacåíêo, N.Ñ.Êàíåâñêèé, B.È.ËoçèHñêèé (SU) и P.Выжиковски (PL) (53) 682.32 (088.8) (56) Авторское свидетельство СССР

N - 1145346, кл. G 06 F 15/353, 1985.

Peter R. Capello and Kenneth

Steiglitz. Digital Signal Processing

Applications of Systolic Algorithms.VLSI Systems and Computations: H.Ò.

Kung, R.F.Spronll and G.L.Ste11e, Iã. Eds, Caruegic — Ме11оп University, Computer Science Press, 0ct.

1981, р. 245-254, fig.2À, 2G.

„„SU„„1339874 А I

/511 4 Н 03 Н 17/06, G 06 F 15/353 (54) ПОСЛЕДОВАТЕЛЬНОЕ УСТРОЙСТВО ДЛЯ

ЦИФРОВОЙ ФИЛЬТРАЦИИ (57) Изобретение относится к вычислительной технике и может бьггь использовано в системах цифровой обработки радиолокационных, сейсмических, гидроакустических, видео и других сигналов. Целью изобретения является повышение производительности.

Поставленная цель достигается за счет того, что в состав устройства входит

k вычислительных модулей 1 ° 0-1.(k-1) (k — число отсчетов импульсной характеристики), блок из (n+1+logzk)"

"(k-1) (и — разрядность данных) элементов задержки 2.1-2.k-1.(n+logzk+ . ф

+1) с соответствующими связями. 2 ил

1 1 3 9874

ИзобреTåíèå относится к об Inстн вычислительной техники и может быть использовано в системах цифровой об— работки радиолокационных, сейсмичес— ких, гидроакустических, „ — и других сигналов.

Целью изобретения является повышение производительности.

На фиг.1 представлена структурная схема последовательного устройства для цифровой фильтрации; на фиг.2 — структурная схема вычислит РльногО мОдуля .

Пос ледовательное устройство для цифровой фильтрации (фиг. 1) содержит

k вычислительных модулей 1.0, 1. (k-1), блок из (n+1+l og 2(k-1) тактируемых элементов 2, 1. 1, 2. 1 (и+1о ; Е+1)

2.2.2, 2.2.n+logzk+1,...,2.k-1" х(n+log k+1i задержки.

Каждая из вычислительных модулей 1 содержит (фиг.2) одноразрядные сумматоры 3.1,3.m, блок из m-1 (тактируемых) элементов 4..1, 4 (m-1) задержки (первого уровня), блок из

2(m-1) (тактируемых) элементов 5.1.1, 5.1.2,5.(m — 1).1, 5.(m-1).2, задержки (второго уровня), блок из ш (тактируемых)элементов 6.1,6.m задержки (третьего уровня), элементов И 7.1, 7.m.

Информация во все элементы задержки принимается по переднему фронту синхросигнала.

Предлагаемое устройство выполняет операцию свертки по формуле к Ь

В 8 а, „;=, 2 в=о где а — коэффициенты импульсной характеристики; х „; — входные данные; х „, — в-й разряд входного данного; у „— выходной отсчет.

На вход устройства поразрядно поступают младшими разрядами вперед и-разрядные входные отсчеты (х и-г г l О х,,x х, х ) При их умно жении на km — разрядных коэффициентов импульсной характеристики получаем разрядность выходного эезультата

n+m+)log. k(. Для выравнивания разрядности входных отсчетов и получаемых результатов на вход устройства после подаем m+J og,kj нулей

)1О k(-I р езультаты.

Нулевой модуль 1. О.

7 1 xãаг; 3 1

7.2: х, а,; 3.2:

73:ха ;33: хa + О; х,а ха,;

В этом же такте входной отсчет х, поступает на первый вход модуля I. 1.

7. 1: х а 3.1:хаг+О

50 В четвертом такте на вход устройства в этом такте поступает нуль, а на вьгходах указанных элементов получаются следующие результаты.

Нулевой модуль 1.0.

3.1: О+ О;

3.2: х а + х а + с о 0 3

1 где с — перенос, возникающий при суммировании разрядов результата с весом (1);

Для иллюстрации работы устройства рассмотрим случай, когда n = 3, m=3k=3.

В начале работы все элементы задержки обнулены.

1(1

В первом такте работы на вход устройства подается младший разряд о входного отсчета х,, а на второй вход кажцого элемента И 7 — соответственно один разряд коэффициента импульсной характеристики а,, где номер коэффициента импульсной характеристики, m — - номер разряда коэффициента импульсной характерис20 тики. В этом же такте на элементе

И 7.1 нулевого модуля 1.0 вычисляет0 2 ся произведение х,аз и суммируется на одноразрядном сумматоре 3.1 с о о нулем. Сумма х, а + 0 с выхода сумматора 3.1 поступает на вход первого

25 элемента 5.1.1 задержки.

Во втором такте на вход устройства поступает следующий разряд входного (0 г отсчета х,, х,а и принимается в элемент 5.1.1 задержки. На элементе

30 2

И 7. 1 вычисляется произведение х, а и на одноразрядном сумматоре 3.1 суммируется с нулем. На элемент И 7.2 поступает входной отсчет х, и вычисляется произведение х,а, которое

35 суммируется HH одноразряд ом сумматоре 3. 2 с нулем. Сумма х, а с выхода сумматора 3.2 поступает на вход элемента 5.2.1 задержки.

В третьем такте на выходах указан40 ных элементов получаются следующие

1339874

В восьмом такте на вход устройства поступает ноль, а на выходах. указанных элементов получаются следующие результаты.

Нулевой модуль 1.0.

3.1: О + 0;

3.2: 0 + О;

4 4

3. 3: х а,+ х а . о 3 о

Первый модупь 1. 1.

31:ха,+0;

3.2: х, а + О. о 2

В пятом такте на вход устройства поступает ноль, а на выходах указанных элементов получаются следующие результаты.

Нулевой модуль 1.0. 10

31:0+0;

32:ха +с ;

3.3: х а, + х а, + х,а + с

Первый модуль 1. 1.

3 1: х а, + О; 15

3.2: х, a + х,az + О;

3.3: х .а + О.

Второй модуль 1.2.

3. 1: х.а + О.

В шестом такте на вход устройства 20 поступает ноль, а на выходах указанных элементов получаются следующие результаты.

Нулевой модуль 1.0.

3.1: 0 + О;

25 с4 +

3.3: х а + х a + с . о 3 о

Первый модуль 1. 1.

3,1: О+ 01

3.2: х . а + х. а + с

Второй модуль 1.2.

3.1: х .а, + О;

3.2: х,а, + О.

В седьмом такте на вход устройства поступает ноль, а на выходах указанных элементов получаются следующие результаты.

Нулевой модуль 1.0.

3.1: 0+ О; 40

3.2: 0+ О;

3 3 Xzаг + Сз

О 3

Первый модуль 1.1.

3.1: О+ О;

3.2: х,а + с

Второй модуль 1.2.

31:ха +О;

3.3: х а + О. 50

Первый модуль 1. 1.

3 1: О + 0;

3 2: с + О;

3.3: х а, + x,az +

Второй модуль 1. 2.

3. 1: 0 + 0;

В девятом такте на подается младший ра с . с2

3 вход эряд ва

Нулевой модуль 1.0.

3.1: х,а,;

32:0+0;

3.3: О.

Первый модуль 1.1 °

3. 1: х a

3.2: О + О;

3.3: х а + с . а z

Второй модуль 1.2.

31." О+ О;

3 3: х a, + х а, +

Десятый такт.

Нулевой модуль 1.0.

3 1: х<а, + О;

3.2: х,а, + О;

3.3: О + О.

Первый модуль 1.1.

31:ха,+ха,;

3 2: О + 0;

3.3: с + с .

Второй модуль 1.2.

31: О+ О;

4 + p, 33 ха + хаг +

Одиннадцатый такт.

Нулевой модуль 1.0.

31:ха +О;

3.2: х а + х a" - (1 39

3.3: х „а + О.

Первый модуль 1.1.

3..1: :х, а + х, à > +

3.2: х,а, + О;

3.3: О+ О.

Второй модуль 1.2.

3.1: xa, + О;

3.2: О + О;

3.3: х аг, + с3.

Двенадцатый такт.

Нулевой модуль 1.0.

3.1: О+ 0;

3.2: х а + x а +

3 t

3.3: х а + х а .

Первый модуль 1.1 °

3.1: хгоа + х,аг +

3.3: О+ О.

+ с .

< г х,а, с2 а 2 х,а с3

1 х а + cri 1 Ф о х а входного отсчета х, устройстследующего

13 393? 4 х,а, + с

r3

15 ( о 2 О г а + хоаг +

Четырнадцатый такт.

Нулевой модуль 1.0.

3 1: О + О;

3.2: с + 0;

3.3: ха + ха + с .

1 1 3

70 а + о х а, + с

+ с ;

Первый модуль 1. 1.

3. 1: О + О;

3.2 . хгаг + хгаг + c3 з У

3.3: х а + х,а + х а, +

Второй модуль 1. 2.

3.1: х аг + х а + c

Шестнадцатый такт.

Нулевой модуль 1.0.

3.1: О+ О;

3.2: 0 + О; с4 + с .

Первый модуль 1. 1.

3.1: 0 + О;

3.2: с" +с

3.3: x a + x a + x a

2. о о о

Второй модуль 1.2.

3 1: с + с

40 ха +ха+с

0 г о 3 о

+ с 55 (2 г

+ x,a +с

+ х, а, + с.

Второй модуль 1. 2.

3 2: 0 + 0;

4 4

Тринадцатый такт.

Нулевой модуль 1.0.

3.1: 0+ О;

3.2: а +C;

33: ха, + ха, +

Первый модуль 1.1.

3.1: х а, + х а + 2 о 3

3.2: х, а + х а, +

Второй модуль 1.2.

3.1: х а + х а, + х

3 3: О + О.

Первый модуль 1. 1.

3.1: с + с

Второй модуль 1.2.

3.1: хаг + хга, +

3.3: О + О.

Пятнадцатый такт.

Нулевой модуль 1.0.

3.1: О+ 0;

3 2: О + 0;

3.3: х а + с .

3 (1 с 45

Семнадцатый такт .

Нулевой модуль 1.0.

3.1: х а, + 0

3 2: 0 + О;

3.3: 0 + 0

Первый модуль 1.1.

3.1: х а, + 0;

3 2: с + 0;

3.3: х а + х а + с . г о 3

Второй модуль 1 ° ? .

3. 1; О + О;

3.2: ха, + ха + с ;

3.3: х а + х а, + x а + х а, + х,а, +

Хоа 2 + C

+- с г

1 х а + с °

1 с °

1 о

+ с

3.2: О + О;

33: с +с .

Двадцать первый такт.

Нулевой модуль 1.0.

3 1: О + О;

3.2: хгаг + с г У

3 3: х а, + х а, + х а + с

Восемнадцатый такт, Нулевой модуль 1.0.

3.1: х а ;

3.2: х a ;

3.3: О+ О.

Первый модуль 1.1.

3.1: х,а + х,a, 3 2: О + 0;

З.З: с4 + с4

Второй модуль 1.2.

3.1: О + О;

3.2: с + с

3.3: х a +х,a +х а +х а

Девятнадцатый такт.

Нулевой модуль 1.0.

3. 1: х,а ; г

3.3: х а + О.

Первый модуль 1.1.

3.2: х,а, + О;

3.3: с + с .

Второй модуль 1.2.

3.1: х,аг + х а,„"

3.2: с + 0;

3.3: х а + хга + c3

I 1 о 2 9

Двадцатый такт.

Нулевой модуль 1„0.

3. 1: 0 + О;

3.2: х a + х а + с г У

3.3: х a + х а „

3 3

Первый модуль 1. 1.

3.1: х а + хга + х а +

3.3: О + О.

Второй модуль 1.2.

1 3 398 74

45

Пер вый модул ь 1 . 1 .

3 ° 1: х а + х а + с

Второй модуль 1. 2.

+ х а< + х.а2 + с

3.2: х,а, + х а ;

3.3: с + с .

1О

Двадцать второй такт.

Нулевой модуль 1.0.

3.1: 0+ О;

4 +

3.3: x,a, + х,a, + с .

Первый модуль 1. 1 ° с + с4

3.2: x a + x a + x a + x a + c

Второи модуль 1 ° 2 ° 20

3.1: х а + х а + х а + х а +

1 1 1 2 о Ъ о

+ х а + с

У

3 3: с + О.

B двадцать третьем такте на выходе устройства сформируется нулевой разряд полного выходного отсчета. В дальнейшем проследим за формированием только конечных результатов, так как работа вычислительных модулей

1.0 и 1.1 аналогична описанной.

Второй модуль 1.2.

В двадцать четвертом такте формируется первый разряд.

Второй модуль 1.2.

40 с4 + с";

3.2: х а + х а2 + х2а», + х2a> +

+ ха + х а + с2

+ х, a + х,а, + с .

В двадцать пятом такте формируется второй разряд.

Второй модуль 1.2.

В двадцать шестом такте формируется третий разряд.

Второй модуль 1.2.

3.3: х а, + х а + х2а, + х а +

В двадцать седьмом такте формируется четвертый разряд.

Второй модуль 1.2.

3.3: х а, + х а + х а + с

В двадцать восьмом такте формиру— ется пятый разряд, Второй мод;ль 1 .? .

3 ° 3: с4 + с

В двадцать девятом такте формируется шестой разряд.

ВтopoA sop ab 1.2.

3 3: с + с .

В тридцатом такте формируется седьмой, последний разряд полного выходного отсчета.

Второй модуль 1."

3.3: с + с

Вычисление седьмого разряда результата завершает цикл работы устройства, так как 1 = n+m+)log k L и при суммировании с + с никогда не возникает перенос. B 31 такте на выходе сумматора 3.3 модуля 1.2 происходит формирование нулевого разря— да следующего выходного отсчета:

3.3: х,а, + х а2+ х, а,.

Фор мул аизобретени я

Последовательное устройство для цифровой фильтрации, содержащее (где k — количество коэффициентов импульсной характеристики) вычислительных модулей, каждый из которых содер— жит m (m — разрядность коэффициентов импульсной характеристики) одноразрядных сумматоров, первый блок из

m-1 элементов задержки, второй блок из 2(m — 1) элементов задержки, третий блок из m элементов задержки, m элементов И, выход j — го (j = 1 m) элемента И подключен к первому входу

j — го одноразрядного сумматора, второй вход которого подключен к выходу третьего блока элементов задержки, вход которого подключен к выходу

j-го одноразрядного сумматора, второй вход j-го элемента И является (j +2) ì входом вычислительного модуля, вход первого элемента задержки первого блока является первым входом вычислительного модуля, выход i-го (i = 1,m — 2) элемента задержки первого блока подключен к входу (i+1)-го элемента задержки первого блока, нричем первый выход 1-ro (1 = О, k-2) вычислительного модуля подключен к первому входу (1+1)-го вычислительного модуля, а первый вход нулевого вычислительного модуля является информационным входом устройства, тактовые входы всех элементов за1339874 — ф i

«7.i Е "T .

Составитель A.Áàðàíoâ

Техред ll, Ñåðämt.oâà

Корректор Е.Рошко

Редактор Л.Гратилло

Заказ 4245/55 Тираж 901

ВНИИПИ Г осударственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно †полиграфическ предприятие, г. Ужгород, ул. Проектная, 4 держек первого, второго и третьего блоков соединены и явпяются тактовым входом устройства, о т л и ч а ю щ е е с я тем, что, с целью повы— шения производительности, в него введен четвертый блок из (n+1+

+ log k) (k-1) (где n — разрядность входных данных) элементов задержки, причем второй выход 1-го вычислитель- ð ного блока подключен к входу четвертого блока элементов задержки, первый выход которого подключен к второму входу (1+1)-го вычислительного модуля, а второй вход нулевого вычислительного модуля является входом задания логического нуля устройства, второй выход (k — 1)-го вычислительного модуля является Hpôaðìàöèîííûì выходом устройства, при этом в каждом вычислительном модуле первый вход первого элемента И является первым входом вычислительного модуля, первый вход q-го (q=2,m) элемента И подключен к выходу (q-1)-ro элемента задержки первого блока, а первый вход m — го элемента И подключен к первому выходу вычислительного модуля, первый выход g-го (g = 1,m-1) одноразрядного сумматора подключен к входу второго блока элементов задержки, выход которого подключен к третье му входу (g+1)-го одноразрядного сумматора, первый выход m-го одноразрядного сумматора является вторым выходом вычислительного модуля, а третий вход первого одноразрядного сумматора является вторым входом вычислительного модуля, а тактовые входы всех элементов задержки подключены к тактовому входу устройства.