Декодирующее устройство

Декодирующее устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и технике связи. Его использование в цифровых системах передачи информации позволяет повысить быстродействие устройства. Декодирующее устройство содержит входной блок 1, делитель 5 частоты, регистры 3,4 сдвига, буферные регистры 7-9, блок 10 памяти, умножитель 11 частоты и анализатор 15 ошибок. Благодаря введению сумматора 2 по модулю два, делителя 6 частоты, блока 12 формирования сигналов управления, мультиплексора 13 и триггера 14 декодирование кода 5В6В осуществляется с вдвое : меньшей тактовой частотой, чем в известном устройстве за счет попеременного анализа укороченной и удлиненной мод входного кода. 2 з.п. ф-лы, 5 ил., 1 табл. Q (Л 00 со Х) 00 () 4

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (50 4 Н 03 М 5/14

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АBTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3986653/24-24 (22) 04.12.85 (46) 23.09.87. Бюл. Р 35 (72) А.А.Каяцкас и В.В.Кацман (53) 621.394.14 (088.8) (56) Авторское свидетельство СССР

В 917341, кл. Н 03 М 7/22, 1980, Авторское свидетельство СССР

У 1225002, кл. Н 03 К 5/153, 1984.

Авторское свидетельство СССР

9 1238243, кл. Н 03 М 7/00, 1984.

Fernemelde -technik, 1981, Р 6, с.214-218, рис.3. (54) ДЕКОДИРУНМЦЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и технике связи. Его использование в цифровых системах пе„„SU„„1339894 А1 редачи информации позволяет повысить быстродействие устройства. Декодирующее устройство содержит входной блок

1, делитель 5 частоты, регистры 3,4 сдвига, буферные регистры 7-9, блок

10 памяти, умножитель 11 частоты и анализатор 15 ошибок, Благодаря введению сумматора 2 по модулю два, делителя 6 частоты, блока 12 формирования сигналов управления, мультиплексора 13 и триггера 14 декодирование кода 5В6В осуществляется с вдвое меньшей тактовой частотой, чем в известном устройстве за счет попеременного анализа укороченной и удлиненной мод входного кода. 2 з.п. ф-лы, 5 ил., д

1 табл.

Ю с г

1339894

Изобретение относится к вычислительной технике и технике связи и может быть использовано в цифровых системах передачи информации, Цель изобретения — повышение быстродействия устройства.

На фиг.1 представлена блок-схема декодирующего устройства; на фиг,2 функциональная схема блока формирова.ния управляющих сигналов; на фиг.3 схема алгоритма работы блока памяти и образование модернизированного кода; на фиг.4 — временные диаграммы работы устройства; на фиг.5 — блоксхема алгоритма работы блока хранения программ в анализаторе ошибок.

Декодирующее устройство (фиг.1) содержит входной блок 1, сумматор 2 по модулю два, первый и второй регистры 3 и 4 сдвига, первый и второй делители 5 и 6 частоты, первый, второй и третий буферные регистры 7-9, блок 10 памяти, умножитель 11 частоты, блок 12 формирования управляющих сигналов, мультиплексор 13, триггер

14 и анализатор 15 ошибок, состоящий из регистра 16, дешифратора 17, блока

18 хранения программ, счетчика 19, блоков мультиплексирования 20 и выделения ошибок 21, вход 22 и выход 23 устройства.

Блок 12 формирования управляющих сигналов выполнен (фиг,2) на формирователе 24 короткого импульса, первом, втором и третьем триггерах 25-27 и элементе ИЛИ-НЕ 28, На фиг,2,обозначены информационный и тактовый входы

29 и 30, первые и второй выходы 31 и

32 блока 12.

Алгоритм образования кода 5868, Обозначают моду исходной последовательности из 5 бит $ . Очевидно что ! из 5 бит можно сформировать r=2 =32 кодовые группы. Тогда входной алфавит кода задают входные моды $ 32, которым соответствуют выходные моды S", 1d

=F„ (S;32), где „ — некоторое функциональное преобразование (алфавит преобразований) °

При декодировании входной алфавит кода задают моды S, которым соответствует последовательность мод

8,.„ =Р (S, 1, где Fт — функциональное преобразование, обратное Г, .

Каждый единичный или нулевой символ моды передается эа время, равное

5/6 F, где F — значение тактовой час-. тоты дискретизации моды Б; 32. B

<О

55 соответствии с алгоритмом образования кода длительность моды равна 5/F, Для декодирования последовательность значений входного сигнала S*(t) должна быть преобразована в последовательность мод S . Для этого необхоt димо определить начальный символ моды а

Преобразование сигнала на частоте

Р/2. Для этого преобразуют входной сигнал S*(t)

S«, (t)=S*(t) (t +K5/3F)=(a*2K(;

S, (г.) =S*(t.) (t,+K5/3F+5/6F)= (1)

-(a*2K+1), где К=0,1,2,...,M.

Для определения начальной фазы мо+ ды S; определяют ее начальный символ а*Ь+61, где 1 — целая часть числа M/6; b — случайное число, равновероятно принимающее значения 0,1, 2 > 3, 4-, 5 .

Так как последовательности (а*2К1 и Ea*2K+1) могут содержать только символы с индексами b=0,2,4, или 1, 3,5 и наоборот в -ависимости от начальных условий, фаза моды может быть определена с вероятностью i/2.

Для того,„ чтобы устранить эту неоднозначность, подвергают входной сигнал S*(t) дополнительному преобразованию

S"„(t) =S*(t) Г +(К+1/2) 5/ЗР)=

= ) а*2К+1 ; (2)

8„„(t)=8*().о (г +К5/ЗР)= а*2К1.

Это означает, что начальный символ моды S< может быть определен при

1=0,2,4.

Формируют сигнал смены мод

"J(t)=0(t,+61/Р+Ь*/F), (3)

Ь в данном случае равновероятно принимает значения О,,",, при его помощи считают либо:: S* (t) и

S+, (t), либо « -iения S+« (t) и 8",< (t), Очевидно, -п о .-начение Ь- и необходимое преобразование сигнала S*(t) определяются в том случае, когда число ошибок за промежуток времени Т » 1/В минимально, При этом в случае анализа

И-последовательности возможен выбор не Bcex значений выходного сигнала в моде S; 32, а только двух (2,4) или трех (1, 3, 5) в соответствии с графом переходов (фиг,3), 8 этом случае алфавит преобразования кода модернизуется и входной алфавит дополняется так, чтобы обеспечпгь очередность следования моче визированных укороченной и удлине .;.ой мод. Соот1339894 4 вание второго делителя 6, который делит частоту входных импульсов на два. д Одновременно в соответствии с алр- g горитмом образования кода происходит перезапись информации о чередовании строк и столбцов с выходов блока 10 ом через регистр 8. Для формирования дополнительного сигнала Д (фиг.3) управления служит. делитель 6, на выходе которого формируется сигнал со скважо- ностью, равной двум, на тактовой частоте F/10 (фиг ° 4 ), который управляет е- блоком 10 и фазирует блок 12. Умножитель 11 частоты формирует из сигналов с тактовой частотой F/10 с выхода делителя 6 тактовые сигналы с частотой

Р/2 °

В блоке 12 формирователь 24 короткого импульса предназначен для формир- рования импульса сброса блока 12. о- При подаче на тактовый вход блока 12 импульсов с частотой F на выходах 31

- триггеров 26 и 27 присутствуют логические состояния в соответствии с . таблицей (фиг. 4е, м, y) .

Выход триг гера ветствующим образом в этом случае необходимо образовать считывание вь ходной информации. Допустим, что в результате анализа дефектности выхо ной последовательности определен пе вый символ моды. Для перезаписи информации с выхода алфавитного дешиф ратора формируют синхронно с сигнал

U(t) сигнал U (С), осуществляющий перезапись укороченной и удлиненной мод; Для этого необходимо сформировать сигналы, осуществляющие послед вательно деление тактовых сигналов в 2 и 3 раза. По этим сигналам осущ ствляется перезапись информации S;

32 в третий буферный регистр.

Декодирующее устройство работает следующим образом.

Информационные сигналы в коде

5 В 6 В поступают с входа 22 на входной блок 1 (фиг.4a) где они но мализуются по амплитуде и форме. Кр ме того, на втором выходе входного блока 1 формируется тактовый сигнал с частотой 3/5 Р. При этом обеспечи вается временная привязка тактовых и информационных сигналов, Нормализованный по амплитуде и форме входной сигнал поступает на входы трехразряд-. ных последовательных регистров 3 и-4 сдвига, где формируются последовательности, определяемые выражениями (1) или (2) (фиг,46, в) . Тактовый сигнал через сумматор 2 по модулю два поступает на тактовые входы регистров35

3 и 4 сдвига в противофазе. При подаче на второй вход сумматора 2 единичных и нулевых сигналов изменяется фаза выходного тактового сигнала, чем достигается выполнение (1) и (2).

Первый. делитель 5 осуществляет деление частоты тактового сигнала на три.

На управляющий вход делителя 5 поступают сигналы сброса с выхода анализатора 15. Если они не коррелированы с тактовыми сигналами, то можно считать, что при достаточно большом числе сигналов сброса, которые формируются в процессе поиска первого символа входной моды S, фаза выходного сигнала принимает равновероятно три различных значения относительно фазы сигнала на входах регистров 3 и 4 сдвига, что соответствует Ъ*=0,2,4 в выражении (3). Сигналом с выхода делителя 5 (фиг.4ъ) осуществляются перезапись мод Б в буферный регистр

7 для управления блоком 10 и тактироНомер такта

1 2 3 4 5 6 7 8 9 10

26 0 1 0 1 00 0 1 0 1 0

27 0 0 0 0 1 0 0 0 0 1

Каждые первые два такта формируют укороченную моду, а следующие три — удлиненную. Этим обеспечивается вывод информации на выход мультиплексора 13 с временной дискретизацией

2/Р. Перезапись информации в третий буферный регистр 9 осуществляется сигналом, формируемым на выходе 32 элемента ИЛИ-НЕ 28 (фиг ° 4 ). Если входная мода не соответствует алфа-виту кода, то на третьем выходе (выходе "Ошибка" ) блока 10 присутствует уровень логического нуля. Этот сигнал анализируется при помощи анализатора

15 ° Сигнал с выхода мультиплексора

13 нормализуется по времени при помощи триггера 14, на выходе 23 которого формируется декодированная последова(фиг ° 4 ) °

Поиск первого символа моды S* ьИ осуществляет анализатор 15 ошибок, который производит анализ дефектности сигнала ошибки с третьего выхода

5 13 блока 10 либо качество декодированной

N-последовательности на выходе триггера 14, При анализе сигнала с выхода триггера 14 работа анализатора 15 ошибок полностью соответствует работе анализатора кодовых последовательностей импульсов в известном устройстве.

Процесс синхронизации, происходящий при анализе дефектности с третье. го выхода блока 10. Допускают, что в случае приема ошибочной входной моды формируется сигнал уровня логического нуля на третьем выходе блока 10 ° Этот сигнал выдает разрешение на прохождение тактового сигнала через блок 20 мультиплексирования на вход счетчика

19. Задаются условием: первый символ моды будет определен в том случае, когда из ста мод только одна ошибочна. Так как значение тактовой частоты

F в коде 5 В 6 В априори известно, то при помощи блока 18 хранения программ задают цикл анализа за время

T=500/Р, за которое определяют дефек тность последовательности.(фиг,5).

Обмен информацией между программным блоком 18 и другими узлами происходит по двунаправленной шине данных, а сигналы синхронизации и команды на выдачу информации формируются при помощи адресной шины и синхронизации, например, "Чтение" или "Запись.", Процесс перезаписи информации с шины данных в регистр 16. По адресной шине устанавливаегся информация, соответствующая адресу дешифратора 17, При подаче по шине синхронизации сигнала Запись" на выходе дешифратора

17 появляется импульс, при помощи которо о происходит перезапись информации с шины данных в регистр 16, Таким образом, частота тактовой синхронизации в предлагаемом декодирующем устройстве снижена в два раза по сравнению с известным, что позволяет соответствующим образом повысить быстродействие декодирующего устройства и уменьшить объем блока памяти, Ф о р мул а и з о б р е т е н и я

1. Декодирующее устройство, содер жащее входной блок, вход которого яв ляется входом устройства, первый выход входного блока соединен с информационным входом первого регистра сдвига, выходы которого подключены к первым информационным входам пер39894 вого буферного регистра, второй выход входного блока соединен с информационным входом первого делителя частоты, выход которого соединен с

)О

re„ управляющими входами первого и второго буферных регистров, выходы которых подключены соответственно к первым и вторым адресным входам блока памяти, первые, вторые и третий выходы которого подключены соответственно к информационным входам третьего и второго буферных регистров и к первому информационному входу анализатора ошибок, первый выход которого соединен с управляющим входом первого делителя частоты, второй регистр сдвига, умножитель частоты и блок формирования управляющих сигналов, о т л и ч а ю щ е е с я тем, что, с целью TIoBbIIIIBHH5I быстродействия устройства, в него введены второй делитель частоты, мультиплексор, триггер и сумматор по модулю два, первый вход которого и информационный вход второго регистра сдвига подключены соответственно к второму и первому выходам входного блока, прямой и инверсный выходы сумматора по модулю два соединены с тактовыми входами соответственно первого и второго регистров сдвига, выходь второго регистра сдвига подключены к вторым информационным входам первсго буферного реги- стра, вход второгс делителя частоты подключен к выходу первого делителя частоты, выход второго делителя частоты соединен с входом умножителя частоты и тактовыми входами блока памяти и блока формирования управляющих сигналов, первые выходы которого подключены к управляющим входам мультиплексора, второй выход блока формирования управляющих сигналов соединен с управляющим входом третьего буферного регистра, выходы которого подключены к информационным входам мультиплексора, выход которого соединен с информационным входом триггера, выход которого подключен к второму информационному входу анализатора ошибок и является выходом устройства, выход умножителя частоты подключен к информационному входу блока формирования управляющих сигналов и к так товым входам триггера и анализатора ошибок, второй выход которого соединен с вторым входом сумматора г." ;оцулю два.

1339894

2, Устройство по п.1, о т л и ч а ю щ е е с я тем, что, блок формирования управляющих сигналов выполнен на триггерах, элементе ИЛИ-НЕ и формирователе короткого импульса, вы- 5 ход которого подключен к 5 -входу первого триггера и R-входам второго и третьего триггеров, инверсный выход второго триггера соединен с Э-входом второго триггера и С-входом первого триггера, инверсный выход которого соединен с первым С-входом третьего триггера,.прямой выход которого соединен с первым входом элемента ИЛИНЕ, прямой выход второго триггера подключен к Э -входу третьего триггера и второму. входу элемента ИЛИ-НЕ, вход формирователя короткого импульса является информационным входом блока, С-вход второго триггера и второй 20

С-вход третьего триггера объединены и являются тактовым входом блока, выходы второго и третьего триггеров и выход элемента ИЛИ-НЕ являются соответственно первым и вторым выходами блока.

3 а Устроиство по и ° 1 о т л и а ю щ е е с я тем, что анализатор опибок выполнен на счетчике, блоке хранения программ, регистре, дешифраторе„ блоке мультиплексирования и выделителе ошибок, выход которого соединен с первым информационным входом блока мультиплексирования, выход которого соединен со счетным входом счетчика, выходы которого подключены к входам блока хранения программ, информационным входам регистра, первым управляющим входам блока мультиплексирования и управляющим входам выделителя ошибок, первые и вторые выходы блока хранения программ под ключены соответственно к адресным входам и входам синхронизации счетчика, блока мультиплексирования, выделителя ошибок и дешифратора, выход которого соединен с тактовым входом регистра, второй управляющий вход блока мультиплексирования и информационный вход выделителя ошибок являются соответственно первым и вторым информационными входами анализатора, второй информационный вход блока мультиплексирования и тактовый вход выделителя ошибок объединены и являются тактовым входом анализатора, первый и второй выходы регистра являются одноименными выходами анализатора.

1339894

8ход "! О

7 2 3 Ф 5 б

8 9 ю и 2

13 79 5 76 77 1S

19 и 21 22 23

-фиг3

О+

1339894

Составитель О.Ревинский

Р=,àêòîð О.Юрковецкая Техред М.Ходанич Корректор В,Бутяга

Заказ 4351/56 Тираж 901 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4