Устройство аналого-цифрового преобразования

Устройство аналого-цифрового преобразования

Иллюстрации

Показать все

Реферат

 

Изобретение относится к цифровой электроизмерительной технике и может использоваться в информационно-измерительных системах и системах автоматического управления, работаю- ПД1Х в условиях аддитивных случайных помех. Цель изобретения - растирение динамического диапазона измеряемого сигнала - достигается введением в известное устройство элементов логического порога по числу разрядов выходного кода преобразователя напря- , жение-код, двух групп элементов И и группы элементов ИЛИ по числу элементов в группах, равному числу разрядов выходного кода преобразователя напряжение-код, третьего цифрового компаратора, элемента НЕ, элемента ШШ, третьего элемента И и блока определения уровня сигнала, включающего в себя цифровой компаратор, счетчик, триггер и элемент И. При этом за счет введения логического порога при поразрядном логическом сравнении выходных кодов преобразователя напряжение-код исключается действие импульсных помех высокого уровня и сбоев преобразователя напряжение-код во всем динамическом диапазоне устройства. 1 з.п. ф-лы, 7 ил. i (Л СдЬ 00 ел сд

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1

ÄÄSUÄÄ 1343551 (511 4 Н 03 М 1/12

ВСЕСМЗЛАЯ

13 „" ., .,)3

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4055708/24-24 (22) 14.04.86 (46) 07.10.87. Бюл. 1Р 37 (71) Ленинградский электротехнический институт им. В.И.Ульянова (Ленина) (72) А.И.Смажевский и Е.А.Чернявский (53) 681.325(088 ° 8) (56) Авторское свидетельство СССР

М 641646, кл. Н 03 M 1/12, 1977.

Авторское свидетельство СССР

М 1045378, кл. Н 03 М 1/12, 1982.

Проектирование импульсных и цифровых устройств радиотехнических сис тем./Под ред. IO.M.Êàýàðèíoâà. M.:

Высшая школа, 1985, с. 31-33. (54) УСТРОЙСТВО АНАЛОГО-ЦИФРОВОГО

ПРЕОБРАЗОВАНИЯ (57) Изобретение относится к цифровой электроизмерительной технике и может использоваться в информационно-измерительных системах и системах автоматического управления, работающих в условиях аддитивных .случайных помех. Цель изобретения — расширение динамического диапазона измеряемого сигнала — достигается введением в известное устройство элементов логического порога по числу разрядов выходного кода преобразователя напряжение-код, двух групп элементов И и группы элементов ИЛИ по числу элементов в группах, равному числу разрядов выходного кода преобразователя напряжение-код, третьего цифровоro компаратора, элемента НЕ, элемента

ИЛИ, третьего элемента И и блока определения уровня сигнала, включающего в себя цифровой компаратор, счетчик, триггер и элемент И. При этом за счет введения логического порога при поразрядном логическом сравнении выходных кодов преобразователя напряжение-код исключается действие импульсных помех высокого уровня и сбоев преобразователя напряжение-код во всем динамическом диапазоне устройства. 1 з.п..ф-лы, 7 ил.

1343551

Изобретение относится к цифровой электроизмерительной технике и может быть использовано в информационно-измерительных системах и системах автоматического управления, работающих в условиях аддитивных случайных помех.

Цель изобретения — расширение динамического диапазона измеряемого сигнала за счет того, что при поразрядной логической обработке кодов отсчетов сигнала |Операция И выполняется с (k+2) отсчетами выходного кода преобразователя напряжение-код, где k — число отсчетов сигнала, искаженных импульсной помехой высокого уровня, или число последовательных сбоев преобразователя напряжениекод, что позволяет учесть возможное изменение числа значащих разрядов кода отсчетов.

На фиг. 1 показана структурная схема устройства аналого-цифрового преобразования; на фиг. 2 — схема блока управления; на фиг. 3 — схема счетчика; на фиг. 4 — схема второго счетчика сдвигов; на фиг. 5 — схема первого счетчика сдвигов, на фиг.6 схема счетчика блока определения уровня сигнала; на фиг. 7 — схема сумматора-осреднителя, Устройство (фиг, 1) содержит преобразователь 1 напряжение-код (ПНК), сумматор-осреднитель 2, блок 3 управления (БУ), регистр 4 ошибки, 35 регистр 5 результата, регистр 6 суммы, цифровые компараторы 7 и 8, реверсивный счетчик 9, счетчик 10 счетчик 11 сдвигов, первый элемент

И 12, сдвигающий регистр 13, элементы 14 логического порога, триггер .

15, счетчик 16 сдвигов, второй элемент И 17, цифровой компаратор 18, элемент HE 19, первую группу. 20 .>хе ментов И, вторую группу 21 элементов

И, группу элементов ИЛИ 22, третий

;элемент И 23, элемент ИЛИ 24, блок

25 определения уровня сигнала (БОУС), включающий.в себя цифровой компаратор 26 счетчик 27, триггер 28 и элемент И 29, Схема блока 3 управления (фиг. 2) содержит счетчик 30 импульсов, дешифратор 31, генератор 32 импульсов,. счетчик 33 импульсов, одновибратор

34, элементы И 35 и 36, элемент ИЛИ

37, Блоки 30, 31 36 и 37 образуют распределитель импульсов. Счетчик 33 импульсов предназначен для деления частоты импульсов от генератора 32 импульсов до частоты импульсов запуска ПНК 1. Одновибратор 34 предназначен для формирования импульсов запуска ПНК 1 требуемой длительности.

Элемент И 35 служит вентилем, разрешая или запрещая поступление импульсов с генератора 32 на распределитель импульсов по управляющим сигналам со счетчика !О, поступающим на второй вход блока 3 управления.

На первый вход блока 3 управления подается сигнал Пуск, по которому счетчик 30 импульсов устанавливается в состояние, соответствующее последнему такту цикла работы распределителя импульсов.

Регистр 4 предназначен для приема, хранения и выдачи кода ошибки и представляет собой сдвигающий регистр с параллельной записью и считыванием информации. Регистр 5 предназначен для приема, хранения и выдачи кода результата аналого-цифрового преобразования и представляет собой сдвигающий регистр с параллельной записью и считыванием информации. Регистр

6 — сдвигающий регистр с параллельной записью и считыванием информации, предназначен для приема, хранения и выдачи кода суммы результатов преобразования в ПНК 1 на интервале Т цифрового интегрирования и представляет собой регистр = параллельной записью и считыванием информации.

Компараторы 7 и 8 служат дпя сравнения текущего значения погрешности преобразования с заданной допустимой величиной. Компаратор 7 выдает сигнал в случае, если абсолютная величина текущей погрешности меньше или равна нижнему пределу допустимых значений, компаратор 8 — если абсолютная величина текущей погрешности больше верхнего предела допустимых значений.

Сигналы, инверсные выходным сигналам компараторов 7 и 8, поступают на входы элемента И 17. При наличии сигналов на вхсдах элемента И 17 импульс от блока 3 управления., поступающий на третий вход элемента И 17, проходит на регистр 5 и разрешает "читывание кода результата.

Счетчик 9 предназначен для хранения кода текущего значения числа осредняемых отсчетов на интервале Т и изменения этого кода по управляющим

1343551

55 сигналам с блока управления компа— раторами 7 и 8. По сигналам с компаратора 7 и блока 3 управления, поступающим на шину Вычитание" счетчика 9, значение кода в нем уменьшается на приращение числа осредняемых отсчетов 4 N, а по сигналам с компаратора 8 и блока 3 управления, поступающим на шину Сложение" счетчика

9, увеличивается на 4 И.

Счетчик 10 (фиг. 3) содержит одновибратор 38, элемент ИЛИ 39, двоичный счетчик 40, элемент 41 задерж-. ки. По сигналу из блока 3 управле-. ния одновибратор 38 формирует импульс, по переднему фронту которого осуществляется запуск логической 1 в старший разряд счетчика 40, а в остальные разряды — запись обратного кода .числа осредняемых, отсчетов

N снимаемого с реверсивного счет-

Ф чика 9. Выход элемента ИЛИ 39 соединен со счетным входом счетчика 40, и по заднему фронту импульса с одновибратора 38 содержимое счетчика 40 увеличивается на единицу. Таким образом, в старшем разряде счетчика 40 записана "1", а в остальных — дополнительный код числа осреднявмых отсчетов N . Импульсы, запуска ПНК 1 через элемент ИЛИ 39 поступают на счетный вход счетчика 40, и при прохождении N. импульсов старший разJ ряд счетчика обнуляется. С единичного выхода старшего разряда счетчика снимается сигнал, запрещающий поступление импульсов на запуск ПНК 1 через элемент И 12, который служит вентилем. С нулевого выхода счетчика с задержкой в элементе 41 задержки снимается сигнал, разрешающий поступление импульсов на распределитель импульсов в блоке 3 управления. Время задержки в блоке 41 tg Ъ tz<+tzÄ, где т. „ - время преобразования ПНК 1; t „ — время записи кода в регистр 13.

Счетчик 11 предназначен для подсчета числа сдвигающих импульсов, поступающих в регистры 4 и 5. Сдвиг кода вправо в регистрах 4 и 5 соответствует делению на число осредняемых отсчетов N, если И равно зна1 чению числа два в целой степени.

Счетчик 11 (фиг. 4) содержит одновибратор 42, элемент ИЛИ 43, двоичный счетчик 44, элемент И 45 и шифратор

46. Шифратор 46 служит для преобразования единичного позиционного кода

Э значений log N, снимаемого со счетчика 9, в двоичный код (выход второ5 го разряда счетчика 9 соединен с первым входом шифратора 46, выход третьего разряда счетчика — с вторым входом шифратора и т.д.).

По сигналу с блока 3 управления одновибратор 42 формирует импульс, по которому в старший разряд счетчика 44 записывается "1", а в остальные — дополнительный код значения

1од И . Сдвигающие импульсы из блока к

3 управления поступают на третий вход счетчика 11. Через элемент ИЛИ 43 они поступают на счетный вход счетчика 44, в котором осуществляется их подсчет. При прохождении требуемого количества импульсов со старшего разряда счетчика 44 снимается сигнал, запрещающий поступление сдвигающих импульсов на регистры 4 и 5 через элемент И 45, выполняющий функцию вентиля. Одновибратор 42 и двоичный счетчик 44 подобны блокам 38 и 40.

Шифратор 46 может быть выполнен на ,основе схемы (фиг. 3). Регистр 13 предназначен для приема, хранения и выдачи кодов осредняемых отсчетов.

Запись кода текущего отсчета, поступающего с ПНК 1, происходит в и, крайних правых (левых) разрядах регистра по сигналу "Конец преобразова ния", поступающему с ПНК 1. Сдвиг

З5 кода влево (вправо) в регистре 13 .осуществляется по импульсам, поступа ющим из счетчика 16 на шину "Сдвиг влево" (пСдвиг вправо11). Регистр

13 представляет собой сдвигающий ре40 гистр с параллельной записью и съемом информации и содержит 4п разрядов, если импульсная помеха искажает один отсчет сигнала, и (21+1)п разрядов в остальных случаях, где n —45 разрядность выходного кода ПНК 1 с учетом знака; k — - число отсчетов сигнала, искаженных импульсной поме" хой высокого уровня, или число после- довательных сбоев ПНК 1, равных где т,„„- длительность импульсной помехи; — время преобразования ПНК 1;

ГХ 1 — число, равное Х, если Хцелое или ближайшее большее

Х целое число.!

343551

При этом для определения величи-ны k необходимо брать t» макс

Элементы 14 логического порога предназначены для поразрядной логической обработки информации, записанной соответственно в 1,1+и,..., ...,1+2kn разрядах регистра 13 для соответствующего 1-го элемента 14.

Согласно ГОСТ элемент логического порога является стандартным функциональным - элементом, частным случаем которого считается мажоритарный элемент. Элемент логического порога а из Ь имеет Ь входов и один выход, и сигнал на его выходе равен "1" только в тех случаях, когда не менее а входных сигналов равны "1". Мажоритарный элемент имеет нечетное число входов с, его выходной сигнал равен "1" при поступлении на его входы

М=(с+1)/2 или большего числа входных сигналов, равных "1". Элемент логического порога может быть выполнен на основе известных схем. Элемент 14 имеет 4 входа, если !с=1, в остальных случаях число входов b=2k+1, Величина порога a=k+2 число элементов

14 равно и. Значение порога определяется априорно с учетом известного.

Триггер 15 предназначен для управления работой счетчика 16. По заднему фронту импульса запуска IIHK 1 триггер 15 разрешает поступление сдвигающих импульсов на регистр 13 по сигналу счетчика 16 — запрещает.

Счетчик 16 служит для подсчета числа сдвигающих.импульсов, поступающих на шину Сдвиг влево" (Сдвиг вправо") в регистр 13.

Счетчик 16 (фиг. 5) содержит двоичный счетчик 47 и элемент И 48. По импульсу запуска ПНК 1, поступающему от элемента И 12, в счетчик 47 записшвается дополнительный код числа разрядов выходного кода ПНК 1 п+1.

По разрешающему управляющему сигналу от триггера 15 импульсы из блока

3 управления через элемент И 48, выполняющий функцию вентиля, поступают на регистр 13 и на счетчик 47 импульсов. Счетчик 47 осуществляет под1 счет сдвигающих импульсов и при прохождении и импульсов выдает сигнал на триггер 15. Последний возвращается в исходное состояние и запрещает поступление сдвигающих импульсов через элемент И 48. Счетчик 47 подобен счетчикам 40 и 44.

10 !

Компаратор 18 предназначен для сравнения кода максимального значения флуктуационной помехи (ФП), определяемого априорно, с выходным кодом элементов 14 логического порога. Если значение выходного кода элементов

14 больше максимального значения

ФП, то компаратор !8 выдает сигнал логического 0, в противном случае— логической "1". Элемент HF. 19 служит инвертором. Первая группа 20 элементов И служит для подачи на вход сумматора 2 по разрешающему сигналу с элементов НЕ 19 и ИЛИ 24 через элементы ИЛИ 22 выходного кода элементов

14 логического порога. Вторая группа

21 элементов И служит для подачи на вход сумматора 2 по разрешающему сиг. налу с компаратора 18 и третьего эле. мента И 23 через элементы ИЛИ 22 выходного кода. IIHK 1, записанного в крайних правых (левых) разрядах регистра 13.

Блок 25 определения уровня сигнала .предназначен для выполнения в каждом цикле преобразования операций сравнения кода макс:лмального значения ФП с кодами (k+1) значений последовательных отсчетов, поступающих с ПНК 1, и выдачи соответствующих управляющих сигналов на элементы И

23 и ИЛИ 24. Если .значение кода отсчета, поступающего с ПНК 1, меньше или равно максимальному значению

ФП, то компаратор 26 выдает на элемент И 29 сигнал логической "1", в противном случае — логического "0";

Счетчик 27 служит для подсчета числа сравниваемых последовательных отсчетов с ПНК 1.

Счетчик 27 (фиг. 6) содержит счетчик 49 и элемент И 50. По сигналу с блока 3 управления в старший разряд счетчика 49 записывается ."1", а в остальные — дополни".ельный код числа (k+2). Импульсы запуска ПНК 1 через элемент И 50, выполняющий функцию вентиля, поступают на счетный вход счетчика 49. При прохождении (k+2) импульсов запуска П!!К 1 счетчик 27 обнуляется. При этом сигнал со старшего разряда счетчика запрещает поступление на него импульсов через элемент И 50 ° Этот же сигнал запрещает выдачу результата сравнения с компаратора 26 на триггер 28 через элемент И 29 по заднему фронту импульса Конец преобразования" ("КП")

ПНК 1.

7 134355

Триггер 28 предназначен дпя выдачи управляющих сигналов на элементы

И 23 и И11И 24. Начальная установка триггера 28 выполняется по сигналу с с, bY 3, при этом триггер разрешает прохождение сигналов через элемент И

23. Если хотя бы один из (k+1) сравниваемых .отсчетов не больше максимального значения ФП, то триггер 28 по сигналу "KII" перебрасывается и разрешает через элементы ИЛИ 24 съем информации с элементов 14 логического порога.

Сумматор-осреднитель 2 (фиг. 7) представляет собой сумматор накапливающего типа с цифровым мультиплексором на два канала на входе, позволяющим суммировать данные последовательно во времени от различных источников — регистров 13 и 6, и содержит элементы И 51, элементы ИЛИ

52, комбинационный сумматор 53, регистр 54 памяти, элементы ИЛИ 55, Блоки 51 и 52 образуют цифровой мультиплексор (п разрядов на 2 канала, где п — разрядность выходного кода ПНК 1, так как разрядность суммы из регистра 6 больше, чем п, то остальные элементы И 51 служат для

30 подключения к сумматору 53 старших разрядов суммы), блоки 53 и 54 — на— капливающий сумматор, блок 55 — цепь записи результата сложения из сумматора 53 в регистр 54 памяти. На вход комбинационного сумматора 53 посту-. пают коды от элементов ИЛИ 22 или регистра 6 суммы в зависимости от управляющих сигналов с элемента И

12 и блока 3 управления. Запись результата сложения в регистр 54 памяти осуществляется по заднему фронту управляющих импульсов от блока 3 управления и элемента И 12. По сигналу от блока 3 управления, поступающему на третий вход сумматора 2, происходит обнуление регистра 54 памяти.

Устройство работает следующим образом.

По сигналу нПускн в реверсивный счетчик 9 записывается код числа осредняемых отсчетов N, кратного степени два, соответствующий наиболее вероятному интервалу интегрирования, определяемому априорно по разбросу дисперсии флуктуационной помехи (1),.55

В блоке 8 управления распределитель импульсов устанавливается в состояние, соответствующее последнему такту цикла его работы. После окончания

1 8 переходного процесса (одного цикла работы распределителя импульсов) в счетчик 9 записывается код числа 11.

Э в счетчик l0 и счетчик 11 сдвигов записывается дополнительный код числа

k+1 причем N. равно 11, или 2Е„, или

3

1/2N, в счетчик 27 записывается дополнительный код числа (k+2), а триггер 28 устанавливается в начальное состояние. Переходный процесс длительностью N t <+T где

Т вЂ” время цикла работы распределиЦ теля импульсов, необходим для заполнения регистра 13 после включения устройства, При этом для того, чтобы переходный процесс укладывался в один цикл работы распределителя импульсов, необходимо условие N > k.

Затем производится N. — êðàòíîå пре1 образование входного сигнала V„+q(t) в преобразователе 1 по сигналам с блока 3 управления через элемент И

12,на второй вход которого поступает разрешающий потенциал со счетчика 1О, задающего число преобразований. При этом может использоваться любой тип ПНК 1. Полученный в результате однократного преобразования код в ПНК 1 импульсом конца преобразования записывается в сдвигающий регистр

13 (в его крайние и разрядов).

По переднему фронту импульса запуска ПНК 1, снимаемого с элемента

И 12, происходит установка дополнительного кода числа и в счетчик 16 сдвигов. По заднему фронту импульса запуска ПНК 1 триггер 15 устанавливается в состояние "1" и разрешает через счетчик 16 прохождение импульсов с блока 3 управления на шину

"Сдвиг влево" (Сдвиг вправо") в регистр 13.

Подсчет сдвигающих импульсов выполняется в счетчике 16, и при прохождении импульсов он возвращает триггер 15 в исходное состояние "О".

Триггер 15 запрещает поступление импульсов с блока 3 управления в регистр 13. Период сдвигающих импульсов

Т, выбирается из условия Т ((tп

-t >)n, где t > — длительность импульса запуска ПНК 1. Информация в регистре 13 оказывается сдвинутой влево (вправо) на п разрядов. Так как измеряемый сигнал постоянен на двух сравниваемых интервалах цифрового интегрирования, то изменение выходного кода ПНК 1 на этих интервалах

1343551!

0 возможно лишь за счет действия флуктуационных и импульсных помех.

С помощью элементов 14 логического порога выполняется поразрядная ( обработка информации, записанной в

1, 1+п,...,1+2kn разрядах регистра

13. Элементами 14 устраняется действие импульсной помехи (ИП) высокого уровня и отличие кодов ПНК 1 на сравниваемых интервалах определяется действием ФП. Код с выхода элементов 14 поступает в цифровой компаратор 18, где сравнивается с кодом максимального значения ФП.

Если хотя бы один из обрабатываеI емых элементами 14 отсчетов сигнала искажен ИП высокого уровня и измеряемый сигнал превышает возможный уровень ФП, то выходной код элементов

14 больше кода максимального значения ФП и компаратор 18 выдает сигнал логического "0" . Этот сигнал инвертируется элементом НЕ 19, проходит через элемент ИЛИ 24 и разрешает выдачу выходного кода элементов 14 в сумматор-осреднитель 2 через элементы

И 20 и ИЛИ 22.

Если в текущий момент ИП отсутствует, то компаратор ll8 выдает сигнал логической "1", который поступает на элемент И 23. Уровень измеряемого сигнала определяется с помощью блока 25, Наличие или отсутствие ИП высокого уровня в обрабатываемых отсчетах определяется с. помощью компаратора 26, где выходной код ПНК 1 сравнивается с кодом максимального значения ФП. Если выходной код ПНК не превышает сравниваемого кода, то компаратора 26 выдает на элемент И

29 сигнал логической "1".

Счетчик 27 выполняет поцсчет импульсов запуска ПНК 1 с начала каждого цикла работы устройства и разрешает прохождение сигналов через элемент И 29 только в течение первых (k+1)преобразований. После прохождения (k+2) импульсов запуска ПНК 1 счетчик 27 обнуляется. В этом состоянии он не выполняет подсчет импульсов запуска. Если на элемент И

29 с блоков 26 и 27 поступают сигналы логической "1", То импульс "КП" проходит через элемент И 29, и по заднему фронту импульса триггер 28 устанавливается в состояние "1". С его единичного выхода через элемент

ИЛИ 24 снимается сигнал, разрешаю-50

45 щий вьдачу выходного кода элементов

14 Осредлитель 2 через элементы И 20 и И. 1И 22. Б начальном состоянии триггер 28 разрешает про— хождение сигналов через элемент И

23 с компаратора 18.

Таким образом, если выходной код

ПНК 1 больше максимального значения

ФП, ИП отсутствует и выходной код элементов 14 не больше максимального значения ФП, то в сумматор-осреднитель 2 через элементы И 21 и ИЛИ

22 поступает выходной код ПНК 1.

Коды, поступающие в сумматор-осреднитель 2 с элементов ИЛИ 22, суммируются с его содержимым по импульсам запуска ПНК 1. После N .-кратного

3 преобразования счетчик 10 вьдает сигнал в блок 3 управления, по которому начинает работать распределитель импульсов (РИ) блока 3 управления.

На первом такте работы РИ код суммы из сумматора-осреднителя 2 считывается в регистр 6 суммы и регистр 5 результата.

На втором такте РИ происходит установка содержимого сумматора-осреднителя 2 равным нулю, установка в счетчиках 10 и 11 дополнительного кода числа N. установка в счетчике 27

1 э дополнительного кода числа (k+2), установка триггера 28, при этом распределитель .импульсов блока 3 управле ния временно прекращает свою работу.

Затем производится новое N ° -кратное

1 преобразование в ПНК 1, логическая . обработка выходных кодов ПНК 1 в элементах 14 и суммирование кодов в сумматоре 2. После N- преобразований счетчик 10 вьдает сигнал в блок 3 управления, разрешая работу распределителя импульсов.

На третьем такте работы распределителя импульсо« из содержимого сумматора 2 вычитается код, записанный в регистр 6, разность кодов, равная с учетом знака переписывается в регистр 4 ошибки на четвертом такте работы распределителя импульсов. На пятом такте работы РИ из БУ 3 на шину "Сдвиг вправо" регистра 5 результата и регистра 4 ошибки через счетчик 11 сдвигов поступают импуль1343551

N. =N; +ON;, где N» „=N,+ÎN, +1 1 4Е/N; I -д,70

I d Z/N I d (0

2

0 аг N;I

Если

Д241 к/N;I сд

35 сы. Подсчет сднигающих импульсов выполняется в счетчике ll, и при прохождении N импульсов счетчик ll запрещает их поступление в регист5 ры 5 и 4. Осредненный результат из регистра 5 выдается на считывание, а иэ регистра 4 разность 7/N срав3 нивается в цифровых компараторах

8 и 7 с допустимым уровнем погрешности от помех d 7,. Выходы цифровых компараторов управляют прибавлением или вычитанием величины приращения числа осредняемых отсчетов иэ кода реверсивного счетчика 9 и выдачей с элемента И 17 сигнала, разрешающего считывание кода результата Х с регистра 5.

Таким образом, изменение интервала интегрирования, определяемого кодом счетчика 9 на i-м шаге поиска, осуществляется на шестом такте работы распределителя импульсов блока 3 управления в соответствии с итерационной формулой.

25 то на шестом такте работы распределителя импульсов с выхода элемента И

17 снимается сигнал, разрешающий считывание кода с регистра 5. 40

На.седьмом такте работы распределителя импульсов происходит запись дополнительного кода числа осредняемых отсчетов из счетчика 9 в счетчик 10 и счетчик 11 сдвигов, обнуле- 45 ние сумматора-осреднителя 2, запись в счетчик 27 дополнительного кода числа (k+2) и начальная установка триггера 28. Счетчик 10 выдает сигнал в Цлок 3 управления и запрещает 50 работу распределителя импульсов.

Устройство оказывается подготовленным для следующего цикла работы.

После нескольких шагов поиска (не скольких описанных циклов) в реверсивном счетчике 9 устанавливается некоторое значение N соответству Ф ющее значению допустимой погрешности л с заданной доверительной ве1 роятностьи р, причем воздействие импульсных помех на погрешность преобразования исключается во всем динамическом диапазоне преобразователя напряжение-код.

В предлагаемом устройстве по сравнению с известным погрешность преобразования уменьшена на величину

kИ-U,— 1(t„)1 и. ! где R — значение выходного кода ПНК

1 при действии импульсной помехи, если число k отсчетов сигнала, искаженных HII на первом иэ двух сравниваемых интервалов цифрового интегрирования равно числу отсчетов сигнала, искаженных ИП, на втором интервале интегрирования.

Формула изобретения

1. Устройство аналого-цифрового преобразования, содержащее, преобразователь напряжение-код, первый вход которого является шиной входного сигнала, второй вход объединен с первыми входами сумматора-осреднителя, триггера и первого счетчика сдвигов и соединен с выходом первого элемента И, первая группа выходов с первыми входами сдвигающего регистра соответственно, а второй выходс вторым входом сдвигающего регистра, третий вход которого соединен с первым выходом первого счетчика сдвигов,, второй выход которого соединен с вторым входом триггера, выход которого соединен с первым входом первого счетчика сдвигов, второй вход которого соединен с первым выходом блока управления, первый вход которого соединен с первым выходом счетчика, а второй вход является шиной "Пуск" и объединен с первым управляющим входом реверсивного счетчика, второй управляющий вход которого объединен с первым входом второго элемента

И и подключен к второму выходу блока управления, третий выход которого соединен с вторым входом сумматораосреднителя, выходы которого соединены соответственно с первыми входами регистра результата, регистра ошибки и регистра суммы, второй вход которого объединен с вторым входом регистра результата и соединен с чет" вертым выходом блока управления, а выход подключен к третьему входу

1:34> 3551

1О

45 сумматора-осреднителя, выход регистра ошибки соединен с входами первого и второго цифровых компараторов, первые выходы которых соединены соответственно с вторым и третьим входами второго элемента И, а вторые выходы — соответственно с шинами Слон жение" и Вычитание" реверсивного счетчика, выход которого соединен с первым входом счетчика и первым входом второго счетчика сдвигов, второй вход которого объединен с вторым входом счетчика и четвертым входом сумматора-осреднителя и соединен с пятым выходом блока управления, а выход — с вторым входом регистра ошибки и третьим входом регистра результата, четвертый вход которого соединен с выходом второго элемента И, шестой выход блока управления соединен с третьим входом счетчика и первым входом первого элемента И, второй вход которого соединен с вторым выходом счетчика, седьмой выход блока управления соединен с третьим входом второго счетчика сдвигов, а восьмой выход — с третьим входом регистра ошибки, о т л и ч а ю щ е е с я тем, что, с целью расширения динамического диапазона измеряемого сигнала, в него введены элементы логического порога по числу разрядов выходного кода преобразователя напряжение-код, первая и вторая группы элементов И и группа элементов ИЛИ по числу элементов в группах, равному числу разрядов выходного кода преобразователя напряжение-код, третий цифровой компаратор, элемент НЕ, элемент ИЛИ, третий элемент И и блок определения уровня сигнала, .первая группа входов которого соединена с первой группой выходов преобразователя напряжение-код, второй вход— с вторым выходом преобразователя напряжение-код, третий вход — с выходом первого элемента И, а четвертый входс пятым выходом блока управления, выходы элементов логическо>.о:>орога соединены с первыми входами со..>тветствующих элементов И первой группы и входами третьего цифрового компарато ра, выход которого соединен с входом элемента НЕ и первым входом третьего элемента И, второй вход которого сое динен с первым выходом блока определения уровня сигнала, а выход — с первыми входами элементов И второй группы, вторые входы которых соедине ны с соответствующими выходами сдвигаюшего регистра, все выходы которого соединены с соответствующими входами элементов логического порога, выход элемента HE соединен с первым входом элемента ИЛИ, второй вход которого соединен с вторым выходом бло ка определения уровня сигнала, а выход — с вторыми входами элементов

И первой группы, выходы которых соединены соответственно с первыми входами элементов ИЛИ группы, вторые входы которых соединены с выходами соответствующих элементов И второй группы, а выходы — с пятой группой вхо дов сумматора †осредните.

2. Устройство по и, 1, о т л и ч а ю щ е е с я тем, что блок определения уровня сигнала выполнен на цифровом компараторе, счетчике, триггере и элементе И, первый вход которого является вторым входом блока определения уровня сигнала, второй вход соединен с выходом цифрового компаратора, вход которого является первой группой входов блока, третьим входом которого является первый вход счетчика, четвертым входом являются первый вход триггера и второй вход счетчика, выход которого соединен с третьим входом элемента И, выход которого соединен с вторым входом триггера, первый и второй выходы которого являются соответ ственно первым и вторым выходами блока определения уровня сигнала.

1343551 к1г 0m К16

Фиг.2

1343551

0m tZ

1343551

0m22 дп 6 Омд Om f2

Ол7 3

Составитель В.Махнанов

Редактор Н.Тупица ТехредМ.Дидык Корректор И.Муска

Тираж 901 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, . Раушская наб,, д. 4/5

Заказ 4836/56

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4