Устройство для контроля полупроводниковой памяти

Устройство для контроля полупроводниковой памяти

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано для.отбраковки больших интегральных схем оперативной памяти, Целью изобретения является повышение достоверности контроля за счет определения минимально возможной длительности сигнала записи. Устройство содержит генератор 1 импульсов, делитель 2 частоты, элемент И 3, счетчик 4 адреса с индикаторными входами 5 и 6, счетчик 7 сбоев с индикаторным входом 8, блок 9 сравнения, триггеры 10, 11, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 12, преобразователь 13 код-длительность, формирователь 14 импульсов, контро- , лируемьш блок 15 памяти. 1 ил. оо 4 СП го 05 4

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (5в 4 G 1E С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3978464/24-24 (22) 15.11.85 (46) 15. 10.87. Вюл. У 38 (72) M.Â.Øêàäèí (53) 681.327.6(088.8) (56) Авторское свидетельство СССР

Р 443414, кл. G 11 С 29/00, 1972.

Авторское свидетельство СССР

862239, кл. С 11 С 29/00, 1980. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПОЛУПРОВОДНИКОВОЙ ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано для отбраковки больших ин „„Я0„„1345264 А1 тегральных схем оперативной памяти. Целью изобретения является повьппение достоверности контроля за счет определения минимально возможной длительности сигнала записи. Устройство содержит генератор 1 импульсов, делитель 2 частоты, элемент И 3, счетчик

4 адреса с индикаторными входами 5 и 6, счетчик 7 сбоев с индикаторным входом 8, блок 9 сравнения, триггеры

10, 11, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 12, преобразователь 13 код-длительность, формирователь 14 импульсов, контролируемый блок 15 памяти. 1 ил.

45264

10

20

30

1

13

Устройство относится к вычислительной технике и может быть использовано для отбраковки больших интегральных схем (БИС) оперативной памяти, Цель изобретения — повышение достоверности контроля за счет определения минимально возможной длительности сигнала записи.

На чертеже представлена схема устройства для контроля оперативной памяти.

Устройство содержит генератор импульсов 1, делитель частоты 2, элемент И 3, счетчик адреса 4.„ с индикаторными входами 5 и 6, счетчик сбоев 7 с индикаторным входом 8, блок сравнения 9, первый 10 и второй 11 триггеры, элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ 12, преобразователь код-длительность .13, формирователь импульсов 14.

На чертеже показан также контролируемый блок памяти 15.

Устройство работает следующим образом.

Предварительно счетчик 4 устанавливается в нулевое состояние, счетчик 7 — в единичное (единица в младшем разряде), триггер 11 — в единичное (цепи начальной установки не показаны).

Импульсы с генератора 1 через делитель частоты 2 поступают на вход элемента И 3, на втором входе которого логическая "1" с выхода триггера 11 разрешает прохождение импульсов на вход счетчика 4, который с каждым импульсом увеличивает свое содержимое, являющееся адресом для блока памяти 15 и поступающее на индикаторный выход 5.

Каждый импульс с выхода делителя частота 2 меняет состояние триггера

10, работающего в счетном режиме, на противоположное и запускает преобразователь код-длительность 13, на выходе которого формируется импульс записи, длительность которогo пропорциональна периоду следования импульсов с выхода генератора 1 и содержимому счетчика 7. Записываемая в блок памяти 15 информация определяется (и+1)-м разрядом счетчика 4 и состоянием триггера 10. Это позволяет записывать прямой и инверсный

"шахматный" коды в блок памяти 15.

Информация с выхода блока памяти 15 сравнивается с входной с помощью блока сравнения 9, которая стробируется импульсами с выхода формирователя импульсов 14. Одновременно со стробирующим импульсам появляется импульс на выходе совпадения блока сравнения 9 при равенстве входной и выходной информации или импульс на выходе несовпадения в противном случае.

При правильной записи импульс с выхода совпадения блока сравнения 9 устанавливает триггер по S-входу в единичное состояние, тем самым разрешая переход на контроль схемы памяти по следующему адресу. Если запись произведена неверно, импульсом с выхода несовпадения обнуляется триггер 11 по К-входу, запрещая смену адресного када для,блока памяти 15, и содержимое счетчика 7 увеличивается на единицу. Процесс повторяется до тех пор, пока не появится импульс на выходе совпадения блока сравнения 9, т.е. длительность импульса записи не будет дсстаточной для устойчивой записи информации.

По окончании проверки блока памяти при отсутствии отказов содержимое счетчика 7 по переходу (n+1)-ro разряда счетчика 4 из "1" в "0" определяет минимальную рабочую длительность импульсов записи.

При наличии неисправных элементов памяти переход счетчика 7 из мак и мального состояния в нулевое определяет адрес неисправной ячейки блока, памяти 15.

Формула из обретения

Устройство для контроля полупроводниковой памяти, содержащее генератор, выход которого подключен к входу делителя частоты, выход которого соединен са счетным входом первого триггера, счетчик адреса, выходы младших разрядов которого являются адресными выходами устройства, блок сравнения, первый информационный вход которого является информационным входом устройства, а выход несовпадения подключен к счетному входу счетчика сбоев, о т л и ч а ющ е е с я . тем, что, с целью повышения достоверности контроля за счет определения минимально возможной длительности сигнала записи, в устройство введены элемент ИСКЛЮЧАЮЩЕЕ з 1345264

ИЛИ, элемент И, второй триггер, пре- входу элемента И, второй вход котообразователь код-длительность и рого соединен с выходом делителя часформирователь импульсов, причем выхо- То» и с входом запуска преобразоды счетчика сбоев являются выходами вателя код-длительность, синхровход кода времени цикла устройства и под- которого подключен к выходу генераключены к установочным входам пре- тора, выход элемента И соединен со образователя код-длительность, вы- счетным входом счетчика адреса, выход которого является выходом за- ход старшего разряда которого являписи-считывания устройства и соеди- 10 ется выходом окончания контроля устнен с входом формирователя импульсов, ройства и соединен с первым входом выход которого подключен к входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход стробирования блока сравнения, вы- которого подключен к выходу первого ходы совпадения и несовпадения кото- триггера, а выход является информарого соединены соответственно с 1б цион11ым выходом устройства и соединен

S-, R-входами второго триггера, вы- с вторым информационным входом блоход которого. подключен к первому ка сравнения.

Составитель О. Исаев

Редактор И. Сегляник .Техред Л.Сердюкова Корректор А. Обручар

Заказ 4927/51 Тираж 587 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий !

13035; Москва, Ж-35, Раушская наб.; д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4