Измеритель девиации частотных сигналов

Измеритель девиации частотных сигналов

Иллюстрации

Показать все

Реферат

 

Изобретение может быть использовано в системах автоматического регулирования и управления с частотными сигналами первичных преобразователей . Цель изобретения - повьшение точности измерения. Устройство содер- . жит блоки I, 2 и 3 формирования входного сигнала, управления и памяти, триггер 4, вентиль 5, счетчик 6 и генератор 7 опорной частоты. Для достижения поставленной цели в устройство введены блок 8 деления, блок 9 вычитания и регистр 10 результата и дан пример конкретного выполнения блока 8 деления. I з.п. ф-лы, 3 ил. с (Л со сд N3 00 оо со

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„Я0„„1352389

А1 (51)4 G 01 R 23 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н A BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3993477/24-21 (22) 18. 12.85 (46) 15.11.87. Бюл. У 42 (71) Ленинградский электротехнический институт им. В.И.Ульянова (Ленина) (72) В.Б.Давыдов, К.В.Колесников, Б.Н.Приходько и Ю.А.Торопов (53) 621.317(088.8) (56) Авторское свидетельство СССР

В 864164, кл. G Ol R 23/00, 1979. (54) ИЗМЕРИТЕЛЬ ДЕВИАЦИИ ЧАСТОТНЫХ

СИГНАЛОВ (57) Изобретение может быть использовано в системах автоматического регулирования и управления с частотными сигналами первичных преобразователей. Цель изобретения — повьппение точности измерения. Устройство содер. жит блоки 1, 2 и 3 формирования входного сигнала, управления и памяти, триггер 4, вентиль 5, счетчик 6 и генератор 7 опорной частоты. Для достижения поставленной цели в устройство введены блок 8 деления, блок 9 вычитания и регистр 10 результата и дан пример конкретного выполнения блока 8 деления. 1 з.п. ф-лы, 3 ил.

1 13

Изобретение относится к контрольно-измерительной технике и может быть использовано в системах автоматического регулирования и управления с частотными сигналами первичных преобразователей.

Цель изобретения — повышение точности измерения.

На фиг.1 изображена структурная схема устройства; на фиг.2 — структурная схема блока деления; на фиг.3— временная диаграмма работы измерителя девиации частотных сигналов.

Первый вход блока I формирования входного сигнала соединен с входом устройства, первый выход блока 1 формирования входного сигнала соединен с первым входом блока 2 управления, при этом второй выход блока 1 формирования входного сигнала соединен с входом блока 3 памяти, первый выход блока 2 управления соединен с входом триггера 4, выход которого связан с первым входом вентиля 5, выход которого подключен к первому входу счетчика 6, второй вход вентиля 5 соеди нен с выходом генератора 7 опорной частоты и вторым входом блока 2 управления, первый и второй выходы блока 3 памяти соединены соответственно с первым и вторым входами блока 8 деления, третий и четвертый входы которого связаны соответственно с вторым и третьим выходами блока 2 управления, четвертый выход которого подключен к второму входу блока 1 формирования входного сигнала и второму входу счетчика 6, выход которого соединен с пятым входом блока 8 деления, первый выход которого подсоединен к первому входу блока 9 вычитания, второй вход которого связан с третьим выходом блока.3 памяти, первый, второй и третий выходы блока 9 вычитания связаны соответствующими входами регистра 10 результата, а третий вход блока 9 вычитания соединен с вторым выходом блока 8 деления и третьим входом блока 2 управления.

Блока 8 деления (фиг.2) содержит сдвигающий регистр 11, сумматор 12, компаратор 13, преобразователь 14 прямого кода в дополнительный, первый регистр 15, элемент И 16, первый элемент 17 задержки, коммутатор 18, счетчик 19, второй элемент 20 задержки, второй регистр 21, третий элемент

22 задержки, причем первый вход сдви52389 2

5

50 гающего регистра 11 является первым входом блока 8 деления, выход сдвигающего регистра 11 соединен с первым входом сумматора 12 и первым входом компаратора 13, выход сумматора

12 подключен к второму входу сдвигающего регистра ll, второй вход сумматора 12 связан с выходом преобразователя 14 прямого кода в дополнительный, вход которого соединен с выходом первого регистра 15 и вторым входом компаратора 13, выход которого подключен к первому входу элемента

16 И, выход которого соединен с входом первого элемента 17 задержки и первым входом коммутатора 18, второй вход которого связан с выходом счетчика 19, вход предустановки которого является вторым входом блока 8 деления, второй вход счетчика 19 является третьим входом блока 8 деления и связан с первым входом первого регистра

15, с первым входом второго регистра

21 и третьим входом сдвигающего регистра 11 третий вход которого соединен с выходом первого элемента 17 задержки, четвертый вход сдвигающего регистра 11 подключен к третьему входу счетчика 19 и к выходу второго элемента 20 задержки, вход которого является четвертым входом блока 8 деления и соединен с вторым входом элемента 16 И, выход коммутатора 18 подключен к второму входу второго регистра 21 выход которого является первым выходом блока 8 деления, второй выход счетчика 19 соединен .с входом третьего элемента 22 задержки, выход которого является вторым выходом блока 8 деления, второй вход первого регистра 15 является пятым входом блока 8 деления.

Устройство работает следующим образом.

Входные сигналы от частотных датчиков имеют вид о.

1 где f, " const — начальное значение сигнала датчика;

df — var — девиация частоты.

В начальный момент времени блок 2 управления по команде Старт" выдает сигнал на второй вход блока 1 формирования входного сигнала, разрешающий подключение первого канала.

Каждый последующий импульс, поступающий на второй вход блока 1 форми89

1 т;, з 13523 рования входного сигнала, подключает очередной входной сигнал f, и в соответствии с ним поступает импульс на вход блока 3 памяти, который под5 ключает очередные значения, хранящиеся в блоке 3 памяти, соответствующие сигналу f..

На фиг.3 представлена временная диаграмма работы устройства.

Рассмотрим работу устройства при поочередном включении датчика.

В момент подключения (i-1)-ro канала блок I формирования входного сигнала вырабатывает сигнал на управ- 15 ление блоком 3 памяти.

Блок 3 памяти устанавливает при поступлении на его вход (i-1)-го импульса от блока 1 формирования входного сигнала на первом выходе код, пропорциональный частоте F, опорного генератора 7: N. „ =K;., Р (К коэффициент пропорциональности), на втором выходе — код предустановки счетчика 19 блока 8 деления, опреде- 25 ляющий точность деления (m ° +1), на

1- третьем выходе — код, пропорциональный начальной частоте (i-1)-ro датчика, используемый в блоке вычитания: Nî. = К f о ° °

О; „1-1 О

При поступлении входного. сигнала f, блок 1 формирования входного

1 -1 сигнала формирует импульс, который поступает на первый вход блока 2 уп-:. равления (фиг.Ç,б). Импульс с первого выхода блока 2 управления (фиг.3 в} переводит триггер 4 из нулевого в.. единичное состояние. Триггер 4 открывает вентиль 5 и пропускает на счетчик 6 импульсы опорной частоты F0 с 40 генератора 7 опорной частоты. По окончании периода Т; с выхода блока 1 формирования входного сигнала на первый вход блока 2 управления пос-тупает .второй импульс, который, проходя на вход триггера 4, переводит его в нулевое состояние, закрывая вентиль 5. К этому времени в счетчике 6 будет записан код NT =Р Т, i-1 пропорциональный периоду частоты входного сигнала. После этого с вто. рого выхода блока 2 управления (фиг.З,е),проходит импульс на третий вход блока 8 деления, при поступлении которого производится запись кода N в сдвигающий регистр 11, кода NT. в регистр 15, предустановт, 1 ка счетчика 19 и обнуление регистра

21. Через время, достаточное для выполнения этих операций, с третьего выхода блока 2 управления на четвертый вход блока 8 деления начинают поступать импульсы тактовой частоты F о (фиг.З,ж). Сдвигающий регистр ll имеет разрядность тп+и+1, в разряды ) (тп+и) записан код N1;,, в старший (тп+и+1)-й разряд — "0".

Компаратор 13 сравнивает число, записанное в (и+1) старших разрядах сдвигающего регистра ll, и число, записанное в регистре 15 N„. п4.! "1-1

Если 1!1 „, < т!тт,, то пРи постУпле!

-2, т1=11 нии тактового импульса элемент И 16 закрыт и в (ш,, +1)-м разряде регистра 21 сохраняется "0", через время задержки второго элемента 20 задержки импульс поступает на счетчик 19, уменьшая его содержимое на единицу и тем самым переключая выход коммутатора на разряд m регистра 21, одновременно импульс, поступая на пятый вход сдвигающего регистра 11, осуществляет сдвиг его содержимого на единицу в сторону старших разрядов. Компаратор 13 снова сравнивает значение нового кода с кодом N

В случае если N ", . .") N>, то

1 1-1

\ 1 при поступлении тактового импульса элемент И 16 открыт, через коммутатор !8 на вход (m; +1)-го разряда регистра 21 поступает импульс и в регистре 21 записывается "1". Из кода (и+1) старших разрядов регистра

11 вычитается код И с помощью преобразователя 14 прямого кода в дополнительный и сумматора 12. Разность записывается в (n+1)-й старший разряд сдвигающего регистра 11 при поступлении импульса с выхода элемента 17 задержки через время через время 2(> ".„) поступает импульс сдвига содержимого регистра

11 в сторону старших разрядов. Далее процесс повторяется до тех пор, пока не обнулится счетчик 19. Импульс с выхода счетчика 19 через элемент 22 задержки через время поступает на второй вход блока 8 деления и далее на третий вход блока 2 управления (фиг.З,д), подача импульсов тактовой частоты F на блок 8 деления прекращается ° В регистре 21 к этому времени хранится код частного от деления двух кодов

I 3523 который передается в блок вычитания.

Блок 9 вычитания обеспечивает вычитание иэ кода N;„ Kn N . и получение кода девиации частоты, который

5 поступает на хранение в регистр результата. Блок 9 вычитания выдает также посредством сравнения кодов знак девиации частоты, который хранится также в регистре результата.

Через время, достаточное для произведения вычитания и записи в регистр-.10 результата, с прямого выхода блока 2 управления поступает следующий импульс на вход блока 1 формирования входного сигнала (фиг.3,а). Далее аналогично производится определение девиации частоты сигнала f,. и т,д.

Таким образом, в регистр 10 результата поочередно записываются значения кодов девиации частоты от до fz со своими знаками.

Код девиации частоты f :

N q =N, - Ы . = —" - N,, (1)

Н1. 25 N

Э

1 где N„, =К Г 1 Ит Т ™o. К о

Погрешность измерения составляет

Р 1+,a +

Мт; ЛН NÄ (2)

Nт. 11оу. 11 30

Время измерения со ставляет (3) где Т,, — время вычисления отношения в разности

Tä (=(m,+1) Fî+4 F, (m +5) Fî (4) 3 где m; = ent (log

Выбирая значения К;=10, где 1

= 0,1,2..., в соответствии с формулой (1) получают значения девиации частоты в единицах, десятых, сотых о и т.д. долях герца.

Повьпиая величину К., уменьшают

I » значения второй и третьей составляющих погрешности измерения, основной вклад вносит первая составляющая по- 45 грешности.

Формула и з о б р е т е н и я

1. Измеритель девиации частотных сигналов, содержащий последовательно соединенные блок управления, триггер, вентиль и счетчик, второй вход вентиля подключен к выходу генератора опорной частоты, вход блока управления соединен с первым выходом блока формирования входных сигналов, второй выход которого подключен к входу блока памяти, отличающийся

89 тем, что, с целью повышения точности измерения, введены последовательно соединенные блок деления, блок вычитания и регистр результата, причем первый и второй входы блока деления подключены к первому и второму выходам блока памяти соответственно, третий выход которого связан с вторым входом блока вычитания, второй и третий выходы которого подключены к соответствующим входам регистра результата, выход генератора опорной частоты соединен с вторым входом блока управления, второй и третий выходы которого подключены соответственно к третьему и четвертому входам блока деления, второй выход которого связан с третьими входами блока вычитания и блока управления, четвертый выход которого соединен с входом блока формирования входных сигналов и с вторым входом счетчика, выход которого подключен к пятому входу блока деления.

2. Измеритель по п.1, о т л и— ч а ю шийся тем, что, блок деления выполнен в виде последовательного соединения сдвигающего регистра и сумматора, первый вход сдвигающего регистра является первым входом блока деления, выход сдвигающего регистра связан с первым входом компаратора, а его второй вход соединен с выходом сумматора, второй вхЬд которого подключен к выходу преобразователя прямого кода в дополнительный, вход которого соединен с"выходом перного регистра и вторым входом компаратора, выход которого связан с первым входом элемента И, выход которого соединен с входом первого элемента задержки и первым входом коммутатора, второй вход которого подключен к выходу счетчика, первый вход которого является вторым входом блока деления, а второй вход — третьим вхо-. дом блока деления и связан с первыми. входами первого и второго регистров и третьим входом сдвигающего регистра, четвертый вход которого связан с выходом первого элемента задержки, а пятый вход — с третьим входом счетчика и с выходом второго элемента задержки, вход которого является четвертым входом блока деления и подключен к второму входу элемента И; выход коммутатора связан с вторым вхо7 ) 352389 8 дом второго регистра, выход которого выход которого является вторым выхо является первым выходом блока деле- дом блока деления, второй вход первония, второй выход счетчика соединен ro регистра является пятым входом с входом третьего элемента задержки

5 блока деления

1352389

Составитель В. Величкин

Редактор Л.Веселовская Техред Л.Олийнык Корректор Н.Король

Заказ 5562/44 Тираж 730 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие,г..ужгород,ул.Проектная,4