Устройство для контроля логических блоков

Устройство для контроля логических блоков

Иллюстрации

Показать все

Реферат

 

Изобретение относится к импульсной технике и может быть использовано для автоматизированного контроля функционирования и диагностики цифровых блоков. Цель изобретения - расширение функциональных возможностейдостигается путем подачи по выбранным контактам объекта контроля парафазных сигналов, Лормиррвания фиксированной временной диаграммы и подачи константных сигналов по заданным контактам. Устройство содержит блок 1 ввода, дешифратор 2, блоки 3 и 11 памяти, блоки 4, 6 и 9 коммутации , генератор 5 псевдослучайных чисел, дешифратор 7, регистры 8 и 25, объект 10 контроля, сумматор 12 по модулю 2, регистр 13 сдвига, блок 14 индикации, счетчик 15 переключений , счетчик 16 единиц, триггер 17, распределитель 18 импульс.ов, элемент И 19, счетчик 20 адреса, элемент ИЖ-НЕ 21, блок 22 формирования испытательных последовательностей,элеi (Л :лэ сд VO О5 ND it

СОЮЗ СОЕЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

А1 (191 (11) (5u 4 Н 03 Х 3/84, G 06 F 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСНОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР пО делАм изОБРетений и ОтнРытий (2 1 ) 3998302/24-21 (22) 30. 12. 85 (46) 15. 11.87. Бюл. К - 42 (71) Киевский политехнический институт им. 50-летия Великой Октябрьской социалистической революции (72) А.N.Ðoèàíêåâè÷, Ю.С.Виликский, В.В.Гроль, Ю.А.Журбенко; Г.А.Иванов, Л.Ф.Карачун и Е.Е.Старовойт (53) 681.3(088.8) (56) Авторское свидетельство СССР

И- 1101825, кл. G 06 F 11/00, 13,.01.83. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЛОГИЧЕСКИХ БЛОКОВ (57) Изобретение относится к импульсной технике и может быть использовано для автоматизированкого контроля функционирования и диагностики цифровых блоков. Цель изобретения — расширение функциональных возможностей— достигается путем подачи по выбранкым контактам объекта контроля парафазных сигналов, формирования фиксированной временной диаграммы и подачи константных сигналов по задан" ным контактам. Устройство содержит блок 1 ввода, дешифратор 2, блоки

3 и 11 памяти, блоки 4, 6 и 9 коммутации, генератор 5 псевдослучайных чисел, дешифратор 7, регистры 8 и

25, объект 10 контроля, сумматор 12 по модулю 2, регистр 13 сдвига, блок

14 индикации, счетчик 15 переключений, счетчик 16 .единиц, триггер 17, распределитель 18 импульсов, элемент

И 19, счетчик 20 адреса, элемент

ИЛИ-НЕ 21, блок 22 формирования испытательных последовательностей,эле1352624 мент И 23, мультиплексор-селектор лю два и регистр сдвига 13. Состоя24 и генератор 26 импульсов. Сжатие ние регистра 13, счетчиков 15 и 1-6 выходной информации осуществляется отображается блоком 14 индикации для сигнатурным анализатором, в состав анализа оператором Результатов конкоторого входят сумматор 12 по моду- троля.2 з.п. ф-лы, 3 ил.

Изобретение относится к импульсной технике и может быть использовано для автоматизированного контроля функционирования и диагностики цифровых блоков.

Целью изобретения является расширение функциональных возможностей путем обеспечения возможности подачи по выбранным контактам объекта контроля взаимоинверсных (парафазных) сигналов, формирования фиксированной временной диаграммы и подачи константных сигналов по заданным контактам.

На фиг.1 представлена функциональная схема устройства для контроля логических блоков;, на фиг.2 — структурная схема блока ввода;на фиг.3 структурная схема блока формирования испытательных сигналов.

Устройство для контроля логических блоков содержит (фиг. 1) блок

1 ввода, дешифратор 2, первый блок

3 памяти, первый блок 4 коммутации, генератор 5 псевдослучайных чисел, второй блок 6 коммутации, дешифратор

7, первый регистр 8, третий блок 9 коммутации, объект 10 контроля,второй блок 11 памяти, сумматор 12 по модулю два, регистр 13 сдвига, блок

14 индикации, счетчик 15 переключений, счетчик 16 единиц, триггер 17, распределитель 18 импульсов, элемент И 19, счетчик 20 адреса, элемент

ИЛИ-НЕ 21, блок 22 формирования испытательных последовательностей, элемент И 23, мультиплексор-селектор

24 выходов, второй регистр 25, генератор 26 импульсов, причем первый выход блока 1 ввода через дешифратор 2 соединен с третьим входом блока 3 памяти, к первому входу которого через блок 4 коммутации подсоединен выход генератора 5 псевдослучайных чисел, выход которого соединен с входом блока 22 формирования испытательных последовательностей. Первый выход блока 3 памяти через блок 6 коммутации соединен с информационным входом дешифратора 7, выходы которого соединены с тактовыми входами регистра 8, выходы которого через коммутатор 9 соединены с входами объек1р та 10 контроля. Второй выход блока

3 памяти соединен с входом элемента

И 23, а третий выход — с вторым входом блока 22 формирования испытательных последовательностей.. Первый выход блока 11 памяти соединен с входом блька 6 коммутации. Выход сумматора

12 по модулю два через регистр 13 сдвига соединен со своим входом и входом блока 14 индикации, Выходы счетчиков 15 и 16 переключений и единиц соответственно соединены с двумя другими входами блока 14 индикации. Второй выход блока 1 ввода соединен с первыми входами регистра 13

2б сдвига, счетчиков 15 и 16 переключений и единиц соответственно, входом генератора 5 псевдослучайных чисел, установочным входом триггера 17, выход которого соединен с входом блоgp ка 4 коммутации. Второй выход блока

1 ввода соединен с первым входом распределителя 18 импульсов, первый выход которого соединен с входами блока

1 ввода и элемента И 19, выход которого соединен с входом счетчика 20 ад35 реса и входом генератора 5. Второй выход распределителя 18 импульсов соединен с управляющим входом дешифратора 7, а третий его выход — с входа4О ми регистра 13 сдвига и счетчиков 15 и 16 переключений и единиц соответственно, а также через элемент ИЛИ-НЕ

2 1 с синхровходами триггера 17. Третий выход блока 1 ввода соединен с управляющим входом блока 4 коммута4 ции и входом счетчика 20 адреса, вы50

13526 ход которого соединен с входом блока

11 памяти, третий выход которого через блок 22 формирования испытательных последовательностей соединен с информационным входом регистра 8.

Второй выход блока 11 памяти соединен с входом блока 6 коммутации и через элемент И 23 с информационным входом триггера 17, инверсный выход которого соединен с первым входом элемента И 19. Четвертый выход блока

1 ввода соединен с входом блока 9 коммутации., выходы которого соединены с входами мультиплексора-селектора

24 выходов, выход которого соединен с вторым входом сумматора 12 по модулю два и входами счетчиков 15 и

16 переключений и единиц соответственно. Пятый выход блока 1 ввода соединен с вторым входом регистра 25, блоками 3 и 11 памяти, вторым входом блока 9 коммутации. Шестой выход бло ка 1 ввода соединен с управляющим входом дешифратора 2, один иэ выхо- 2 дов которого соединен с третьим входом блока. 11 памяти. Второй выход де. шифратора 2 соединен с входом блока

9 коммутации. Третий выход дешифратора 2 соединен с первым входом регистра 25. Выход генератора 26 импульсов соединен с третьим входом распределителя 18 импульсов и вторым входом блока 1 ввода, седьмой выход которого соединен с входом распределителя 18 импульсов.

Блок 1 ввода (фиг.2) содержит управляющий модуль 27, адресные выходы которого соединены с адресными входами блока постоянной памяти, который состоит из двух постоянных запоминающих устройств (ПЗУ) 28-1 и

28-2 и через селектор 29 адреса, который может быть реализован на многовходовых элементах ИЛИ, с синхровхо45 дом регистра 30. Второй выход селектора 29 адреса соединен с управляющим входом блока 31 формирования временных интервалов, к шине адреса которого подключаются два первых адресных выхода управляющего модуля

27; информационные выходы которого соединены с информационными входами регистра 30 и блока 3 1 формирования временных интервалов, выход которо55 го и выход триггера 32, к информационному входу которого. подсоединен выход регистра 30, а к синхровходу выход генератора 26 импульсов, под24

4 соединены к элементу И 33. Адресные выходы управляющего модуля 27 являются первым выходом блока, выход эле» мента И 33 является вторым выходом блока, первый выход регистра 30 является третьим выходом блока, второй выход регистра 30 является четвертым выходом блока, информационные выходы управляющего модуля 27 являются пятой выходной шиной блока, первый управляющий выход управляющего модуля 27 соединен с входом стробирования селектора 29 и является шестым выходом блока, третий выход регистра ЗО является седьмым выходом блока, тактовый вход блока 31 формирования временных интервалов является первым входом блока, тактовые входы управляющего модуля 27 и триггера 32 объединены и являются вторым входом блока, вход начальной установки "Сброс

"1" (на фиг. 1 не показан) соединен с входом начальной установки управляющего модуля 27, второй управляющий выход которого соединен с входами выбора запоминающих устройств

28-1 и 28-2.

Блок 22 формирования испытательных сигналов (фиг.З) содержит блок элементов И 34, выходы которого соединены с мультиплексором 35, выход которого и второй вход блока 22 через элемент ИЛИ 36 подсоединены к первому входу мультиплексора 37, на два другие входа которого подаTI 1 11

Первая группа первой входной шины блока 22 подсоединяется к адресным входам мультиплексора 35, вторая группа первой входной шины блока 22 соединена с входами элемента

И 38, выход которого подсоединен к четвертому входу мультиплексора 37 непосредственно, а через элемент НЕ

39 к его пятому входу. Адресные входы мультиплексора 37 подсоединены к третьему входу блока 22, а выход является выходом блока.

Устройство для контроля логических блоков функционирует следующим образом.

В режиме подготовки осуществляется сброс блоков в исходное состояние, при этом триггер 17, распределитель 18 импульсов, регистр 13 сдвига, счетчики 15 и 16 переключений и единиц устанавливаются в нулевое состояние, а генератор 5 псевдослучайных чисел устанавливается в некоторое исходное состояние, исключая нулевое. Затем происходит загрузка информации в блоки 3 и 11 памяти, используемой в дальнейшем для управления работой устройства. Данная информация считывается из блока постоянной памяти, который может состоять из ПЗУ 28-1 и 28-2, где ПЗУ 28-1 используется для хранения управляющей прбграммы, и обращение к которому происходит bio сигналу от управляющего модуля 27 при поступлении на один из его входов сигнала "Сброс 1" с пульта управления (на фиг. 1 не показано). ПЗУ 28-2 предназначено для хранения информации, загружаемой в узлы и блоки устройства в режиме начального заполнения, и так как информация эта индивидуальна для каждого обьекта контроля, то ПЗУ 28-2 может быть сменным, синхровход для модуля 27 показан упрощенно (на фиг.2 не показано формирование двух фаз F 1 и F 2 для кристалла этого микропроцессора, работающего в режиме контроллера). Процесс записи в блоки 3 и 11 памяти из ПЗУ 23-2 происходит до их полного заполнения, причем адрес ячейки памяти, в которую будет записана информация, генерируется счетчиком 20 адреса и через блок 4 коммутации поступает на адресные входы блока 3 памяти, адрес же ячейки памяти, в которую будет записана информация, в блок 11 памяти поступает непосредственно от счетчика 20 адреса. Сигнал записи в блоки 3 и 11 памяти, а также в коммутатор 9 и регистр 25 формируется управляющим модулем 27 и поступает на входы этих блоков через дешифратор 2 по управляющему сигналу "За-. пись" из блока 1.. По окончании записи блок 4 коммутации по нулевому сигналу "Ввод" кз блока 1 ввода осуществляет отключение выходов счетчика 20 адреса.от адресных входов блока 3 памяти и подключает к этим входам выходы генератора 5 псевдослучайных чисел, что позволяет в режиме контроля осуществлять вероятностную выборку ячеек блока 3 памяти.

Режим контроля — основной режим работы устройства. При этом сигнал

"Пуск", поступающий на вход распределителя 18 импульсов, формируется

52624 6 следующим образом. Сначала из управляющего модуля 27 загружается блок 31„ определяющий число тактов проверки объекта контроля. Единичный сигнал с выхода этого блока поступает на вход элемента И 33, затем данные с управляющего модуля 27 поступают в регистр 30, где в соответствующий бит записывается единица. Сов10 падение единичного сигнала на выходе регистра 30 и сигнала, поступающего от генератора 26, вызовет появление единичного сигнала на выходе триггера 32, совпадение которого и еди15 ничного сигнала с выхода блока 31 дает нам сигнал "Пуск". Распределитель

18 импульсов формирует последовательность управлякицих сигналов. Управляющий сигнал с первого выхода распре20 делителя 18 подается на блок 31 формирования временных интервалов, входящий в состав блока 1 ввода (фиг.2), для подсчета рабочих тактов устройства. По этому же выходу через эле25 мент И 19 поступает сигнал "1" в счетчик 20 адреса и тактирующий сиг.— нал для генератора 5 псевдослучайных чисел, зти сигналы позволяют изменять состояние счетчика 20 адре30 са, при условии нулевого. сигнала с выхода триггера )7. Управляющий сигнал по второму выходу распределителя 18 позволяет стробировать дешифратор

7 номера контакта и приводить к поя5 явлению импульсного сигнала на одном иэ выходов дешифратора 7, соответствующем номеру выбранного контакта. Сигнал с третьего выхода распределителя 18 поступает на регистр

40 13 сдвига, счетчики 15 и 16 переклю:чений и единиц и позволяет стробировать зайесение информации с выхода объекта контроля в эти блоки. Управляющий сигнал с этого же выхода

45 через элемент ИЛИ-НЕ 21 поступает на один из входов триггера 17 и синхронизирует отработку режима парафазности.

50 В режиме контроля осуществляется подача на входы проверяемого блока испытательной последовательности, при формировании которой можно выделить подачу псевдослучайных сигналов на

55 некоторые контакты объекта контроля, а также подачу по заранее определенным контактам детерминированной испытательной последовательности. но существенно только при поступлении тактового сигнала, стробирующего занесение информации с "парафазных" входных контактов в объект контроля.

Введение режима парафазности обеспечивает возможность проверки блоков, содержащих, например, тактируемые RS-триггеры, для которых наличие одинаковых сигналов на R u S-входах в момент снятия тактового сигнала приводит к неопределенному сосостоянию выхода триггера.

Отработка режима парафазности происходит в два цикла. В первом цикле режима совпадения единичного признака псевдослучайности (ПС=1) по второму выходу блока 11 памяти и признака парафазности (ПФ = 1) по второму выходу блока 3 памяти приводит к установке в единичное состояние триггера 17. Сигнал с инверсного выхода триггера 17 поступает на эле7

13526

Формирование псевдослучайной испытательной последовательности имеет место при считывании из блока 11 памяти йризнака подачи в данном так5 те на объект контроля вероятностного сигнала. В этом случае первый выход блока 11 отключается от входа дешифратора 7 и блок 6 коммутации подсоединяет к входам этого дешифратора первый выход блока З.памяти, из которого выбирается слово по адресу от генератора 5, т.е. псевдослучайным образом. Это слово содержит номер проверяемого контакта и вероятность поступления "1" на данный контакт. При этом код испытательного сигнала поступает на блок 22 формирования испытательных последовательностей, который в зависимости от вероятности, задаваемой словом, прочитанным из блока 3 памяти, формирует соответствующий испытательный сигнал. Происходит это следующим образом. Из блока 3 памяти по его тре- 25 тьему выходу на вход блока 22 поступает код вероятности, соответствующий выбранному из блока 3 номеру контакта, поступающему в данном такте через блок 6 коммутации на вход деши- ЭО фратора 7. Одновременно по третьему выходу блока 11 памяти поступает код, соответствующий признаку выдачи псевдослучайного сигнала, Наличие на входах блока 22 кода

35 вероятности из блока 3 и признака выдачи псевдослучайного сигнала из блока 11 приводит к тому, что на выходах блока 22 формируется псевдослу— чайный сигнал, причем вероятность

его единичного состояния определяет-. ся кодом вероятности из блока 3 памяти. Этот сигнал поступает на информационный вход регистра 8, на тактовые входы которого поступает позици- 4 онный код номера контакта..

Следует отметить, что номер контакта в тактах выдачи вероятностных сигналов выбирается псевдослучайным образом из заранее заданного подмножества контактов, записанного в блок

3 памяти.

Формирование детерминированных сигналов по заранее определенным контактам происходит в том случае, если

55. в выходном слове блока 3 памяти отсутствует признак формирования псевдослучайного сигнала (ПС = О) . В этом случае блок 6 коммутации подсоединяет к входу дешифратора 7 первый выход блока 11 памяти, иэ которого выбирается слово па адресу от счетчика 20, содержащее номер проверяемого контакта, код, характеризующий вид испытательного сигнала по данному контакту объекта контроля, причем на дешифратор 7 через блок 6 коммутации поступает код номера контакта, а код испытательного сигнала, соответствующий этому контакту, с третьего выхода блока 11 памяти поступает на вход блока 22 формирования испытательных последовательностей, что позволяет формировать на его выходе детерминированный сигнал, соответствующий коду, поступающему из блока 11. Этот сигнал, аналогично режиму формирования вероятностного сигнала, поступает на информационный вход регистра 8.

В устройстве предусмотрена также возможность формирования парафазных сигналов. Такие сигналы имеют место. для контактов, выбираемых псевдослучайным образом, так как для контактов, по которым подается детерминированная последовательность, данный режим реализуется программно.

Суть режима парафазности заключается в подаче взаимно инверсных псевдослучайных сигналов по некоторым парам входнйх контактов, определенным заранее на основании анализа проверяемой схемы. Наличие взаимоинверсных сигналов по таким контактам обыч9 135 мент И 19, запрещая тем самым для второго цикла отработки парафазности стробирование счетчика 20 адреса и генератора 5 псевдослучайных чисел. Во втором цикле сигнал с пря. мого выхода триггера 17 поступает на блок 4 коммутации, формируя единичное значение старшего бита кода адреса в блоке 3 памяти.

Таким образом, по сформированному адресу во втором цикле из блока 3 выбирается слово из старшей по-ловины ячеек данного блока, т.е. если в первом цикле было обращение к ячейке r из младшей половины блока

3 (нулевое состояние старшего разряда адреса), то во втором цикле отработки парафазности происходит обращение к ячейке блока 3 с адресом (r + L< /2), где L — емкость (коли- . чество ячеек) блока 3 памяти.

Мультиплексор-селектор 24 выходов выбирает из множества выходов объекта контроля выходной контакт, информационная последовательность с которого поступает, например, на сигнатурный анализатор и в последствии сравнивается с эталонным значением.Управление указанным мультиплексором осуществЛяется перед началом режима контроля записью в регистр 75 управляющего кода с шины данных (блок 1 ввода) по сигналу дешифратора 2. Аналогично прототипу, входящий в состав устройства счетчик переключений позволяет обнаруживать одиночные логические неисправности константного типа. Счетчик 16 единиц обеспечивает возможность определения вероятностных характеристик выходной последовательности, сжатие выходной информации осуществляется сигнатурным анализатором, в состав которого входит сумматор 12 по модулю два и регистр 13 сдвига. Состояния регистра

13, счетчиков 15 и 16 переключений и единиц отображаются блоком 14 индикации для анализа оператором результатов контроля.

Формул а изобретения

1. Устройство для контроля логических блоков, содержащее блок ввода, первый выход которого соединен с первым входом первого дешифратора, второй выход блока ввода соединен с первым входом первого блока коммут":—

2624

10, ции, выход которого соединен с первым входом первого блока памяти,первый выход которого соединен с первым входом второго блока коммутации,второй дешифратор, регистр, третий блок коммутации, выходы которого соединены с соответствующими входами обьекта контроля, генератор псевдослучайных чисел, выход которого соединен с вторым входом первого блока коммутации, генератор импульсов, второй блок памяти, первый выход которого соединен с вторым входом второго блока коммутации, распределитель импульсов,первый элемент И, выход которого соединен с входом триггера, сумматор по модулю два, выход которого через регистр сдвига соединен со своим входом и с входом блока индикации, счетчик переключений; счетчик единиц, выходы которых соединены с двумя другими входами блока индикации, о т л и ч а ю щ е е с я тем, 25 что, с целью расширения функциональных возможностей, в него дополнительно введены счетчик адреса, блок формирования испытательных последовательностей, мультиплексор-селектор выходов, второй регистр, второй элемент И, элемент ИЛИ-НЕ, причем третий выход блока ввода соединен с входами регистра сдвига, счетчика переключений, счетчика единиц, с первым входом распределителя импульсов, входом генератора псевдослучайных чисел, установочным входом триггера, прямой выход которого соединен с третьим входом первого блока коммутао

40 ции первый выход распределителя импульсов соединен с первыми входами блока ввода и второго элемента И, выход которого соединен с входом счетчика адреса, с вторым входом генера45 тора псевдослучайных чисел, второй выход распределителя импульсов соединен с управляющим входом в горого дешифратора, третий выход распределителя импульсов соединен с вторыми входами регистра сдвига, счетчика пе

50 реключений, счетчика единиц и через элемент ИЛИ-НЕ с тактовым входом триггера, второй выход блока ввода .соединен с вторым входом счетчика адреса, выход которого соединен с чет55 вертым входом первого блока коммутации, с входом второго блока памяти, второй выход которого через блок формирования испытательных последова-, 12

3. Устройство по п.1, о т л и— ,ч а ю щ е е с я тем, что блок формирования испытательных сигналов содержит блок элементов И, первый и второй мультиплексоры, элемент ИЛИ, элемент И, элемент НЕ, причем выходы блока элементов И соединены с соответствующими информационными входами первого мультиплексора, выход которого соединен с первым входом элемента ИЛИ, второй вход которого является первым разрядом второй входной шины блока, остальные разряды которой соединены с соответствующими первыми входами блока элемен13S26 тельностей соединен с информационным входом первого регистра, третий выход второго блока памяти соединен с третьим входом второго блока коммутации и с первым входом первого элемента И, инверсный выход триггера соединен с вторым входом второго элемента И, четвертый выход блока ввода соединен с входом третьего блока коммутации, выходы которого соединены с входами мультиплексора-селектора выходов, выход которого соединен с вторым входом сумматора по модулю два и третьими входами счетчика переключений и счетчика единиц, пятый выход блока ввода соединен с входом второго регистра, с вторым входом второго блока памяти, с входом третьего блока коммутации, вторым .входом первого блока памяти, второй выход которого соединен с входом первого элемента И, третий выход первого блока памяти соединен с вторым входом блока формирования испытательных последовательностей,,шестой выход блока ввода соединен с управляющим входом первого дешифратора, первьп выход которого соединен с третьим входом второго блока памяти, второй выход первого дешифратора соединен с третьим входом третьего блока коммутации, третий выход первого дешифратора соединен с вторым входом второго регистра, четвертый выход первого дешифратора соединен с третьим входом первого блока памяти, седьмой выход блока ввода соединен с вторым входом распределителя импульсов, выход генератора импульсов

40 соединен с третьим входом распредели теля импульсов и вторым входом блока ввода, первый выход которого соединен с третьим входом счетчика ад— реса выход второго регистра соеди-.

Э

45 нен с адресными входами мультиплексора-селектора выходов, выходы второго дешифратора через первый регистр соединены с информационными входами третьего коммутатора.

2. Устройство по п.1, .о т л и ч а- 50 ю щ е е с я тем, что блок ввода со-, держит управляющий модуль, блок постоянной памяти, селектор адреса, регистр, блок формирования временных интервалов, триггер, элемент И,причем адресные выходы управляющего модуля соединены с адресными входами блока постоянной памяти, с адресными входами селектора адреса, с адресными входами блока формирования временных интервалов, выход которого соединен с первым входом элемента И, второй вход которого соединен с прямым выходом триггера, синхровход ко= торого объединен с синхровходом управляющего модуля и является вторым входом блока, адресные выходы управляющего модуля являются первой выходной шиной блока, информационные выходы управляющего модуля соединены с информационными выходами блока постоянной памяти, информационными входами регистра, информационными входами блока формирования временных интервалов и являются пятой выходной шиной блока, первый управляющий выход управляющего модуля соединен с входом стробирования селектора адреса и является шестым выходом блока, второй управляющий выход управляющего модуля соединен с входом выбора блока постоянной памяти, пер- вый выход селектора адреса соединен с первым управляющим входом блока формирования временных интервалов, второй управляющий вход которого является первым входом блока, второй выход селектора адреса соединен с синхровходом регистра, первый выход которого является четвертым выходом блока, второй выход регистра является вторым выходом блока, третий выход регистра является третьим выходом блока, четвертый выход регистра соединен с информационным входом триггера, выход элемента И является седьмым выходом блока, вход начальной установки управляющего модуля является входом начальной установки блока.

135262 тов И, вторые входы которых объединены и являются первым разрядом третьей входной шины блока, вторая группа разрядов которой соединена с соответствующими адресными входами

5 первого мультиплексора, выход элемен та ИЛИ соединен с первым входом второго мультиплексора, второй и третий входы которого соединены соответ- 1О ственно с потенциалами логического нуля и единицы, третья группа разряlj !4 дов третьей входной шины блока через элемент И соединена с четвертым входом второго мультиплексора, пятый вход которого через элемент HF. соединен с выходом элемента И, шестой вход второго мультиплексора является последним разрядом третьей входной шины блока, адг..сные входы второго мультиплексора. являются первой входной шиной блока, выход второго мультиплексора является выходом блока °

1352б24 ф4/Р 3

Составитель Ю.Сибиряк

Редактор А.Лежнина Техред М.Ходанич Корректор С.Шекмар

Заказ 5575/55

Производственно-полиграфическое предприятие, г.Ужгород, ул.Проектная, 4

Ь

1

Тираж 900 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5