Устройство для контроля статических параметров цифроаналоговых преобразователей

Устройство для контроля статических параметров цифроаналоговых преобразователей

Иллюстрации

Показать все

Реферат

 

Изобретение относится к. импульсной и измерительной технике и предназначено для контроля цифроаналоговьгх преобразователей (ЦАП) . Цель - расширение функциональных возможноетей. Устройство контроля содержит источник 1 опорного напряжения, выходную шину опорного сигнала, входную шину 3 аналогового сигнала, цифровую выходную шину 4, инвертор 5 напряжения, первый, второй и третий ключи 6,7,8, интегратор 9, отсчетнорегистрирующее устройство 10, блок 11 управления, переключатель 12 режимов . Цель достигается за счет обесСЛ

СОЮЗ СОВЕТСНИХ.

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) А1 (5))4 Н 03 1 10 с

1 °

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТ0РСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA (21) 4036334/24-24 (22) 11.03. 86 (46) 15. 11.87. Бюл. )) 42 (7 1) Пензенское производственное обЪединение "Завод имени Фрунзе" (72) Г.С. Власов и В.Г. Сараев (53) .681. 325 (088. 8) (56) Авторское свидетельство СССР

У 1061259, кл. Н 03 М 1/10, 1983.

Измерения и контроль в микроэлектронике./Под ред. А.А. СазоноваМ.: Высшая школа, 1984, с.311. (54) УСТРОЙСТВО КОНТРОЛЯ СТАТИЧЕСКИХ

ПАРАМЕТРОВ ЦИФРОАНАЛОГОВЫХ ПРЕОБРАЗОВАТЕЛЕЙ (57) Изобретение относится к. импульс, ной и измерительной технике и предназначено для контроля цифроаналоговых преобразователей (ЦАП). Цель— расширение функциональных возможностей. Устройство контроля содержит источник 1 опорного напряжения, выходную шину опорного сигнала, входную шину 3 аналогового сигнала, цифровую выходную шину 4, инвертор 5 напряжения, первый, второй и третий ключи 6,7,8, интегратор 9, отсчетнорегистрирующее устройство 10, блок

11 управления, переключатель 12 режимов. Цель достигается за счет обес1352647 печения с помощью введенного переключателя 12 режимов и изменения алгоритма работы блока управления дополнительной возможности контроля

Изобретение относится к импульсной и измерительной технике и предназначено для контроля цифроаналоговых преобразователей (ЦАП), Цель изобретения — расширение функциональных возможностей за счет обеспечения контроля дифференциальной нелинейности и погрешности полной шкалы.

На чертеже приведена функциональная схема устройства контроля.

Устройство содержит источник 1 опорного напряжения, выходную шину

2 опорного напряжения,. входную шину

3 аналогового сигнала, цифровую выходную шину 4, инвертор 5 напряжения, первый, второй и третий ключи 6,7,8, интегратор. 9, отсчетно-регистрирующее устройство 10, блок 11 управления, переключатель 12 режимов. Блок ,11 управления выполнен на задатчике

13 кода, задающем генераторе 14, пе-. реключателе 15 режимов, шине 16 потенциала логической единицы, первом, втором и третьем счетчиках 17, 18, 19, первом и втором элементах 20,21 сравнения кодов, первом, втором, третьем и четвертом элементах 22,23„24,25 И, элементе 26 И-НЕ, пятом элементе 27И шине ?8 потенциала "0", первом элементе ИЛИ 29, блоке 30 элементов

И, IK-триггере 31, первом и втором

RS-триггерах 32,33, счетном триггере

34, втором, третьем, четвертом и пятом элементах 35,36,37,38 ИЛИ, блоке

39 элементов ИЛИ. На чертеже приведен также контролируемый ЦАП 40. Для обеспечения контроля m-разрядных ЦАП счетчик 17, элемент 20 сравнения кодов должны быть выполнены (m+1)-разрядными, элемент 2 1 сравнения кодов

m-разрядным, а счетчик 19 двухразрядным.

Устройство работает следующим образом. дифференциальной нелинейности и погрешности полной шкалы преобразования. 1 ил. 1 з.п. ф-лы.

В режиме контроля погрешности линейности переключатели 12, 15 режима находятся в положении, изображенном на чертеже. Устройство реализует метод трехтактного интегрирования выходного сигнала контролируемого ЦАП с инверсией полярности интегрируемого сигнала в втором и третьем тактах

10 интегрирования.

На объединенные входы элемента 20 сравнения кодов через переключатель

15 режима подается напряжение, соответствующее уровню логической едини15 цы, а на вход старшего разряда — уровень напряжения логического нуля.

При поступлении запускающего сигнала сбрасывается интегратор 9, обнуляется двухразрядный счетчик 19 и с .вхо20 да задающего генератора 14 снимается запрещающий сигнал. В первоначальный момент триггеры 31 и 34 находятся в нулевом состоянии и импульсы с выхода задающего генератора 14 проходят че26 рез первый элемент И 22 на вход (ш+

+1)-разрядного счетчика 17. На выходе задатчика 13 кодов устанавливается код N,« соответствующий поверяемой точке шкалы. Этот код N; поступаЗО ет на входы элемента 21 сравнения кокодов и через блок элементов И 30 и блок элементов ИЛИ 39 на цифровые входы испытуемого ЦАП. В момент достижения в счетчике 17 числа N; на ЗВ выходе элемента 21 сравнения кодов появляется сигнал "1". Однако через элемент И 25 этот сигнал не проходит, так как триггер 32 находится в нулевом состоянии.

4p В момент достижения в счетчике 17

rn числа (? -1), что соответствует единицам во всех разрядах, кроме старшего, на выходе элемента 20 сравнения кодов появляется единичный уро вень. Это событие произойдет через интервал времени

Т, = (2 -1) ° 8 t) (1) 1352647 где 6с — период импульсов задающего генератора 14.

На всем интервале времени Т<(1) происходит. интегрирование напряжения

Б; (выходное напряжение ЦАП для. кода

N;) по цепи: входная шина 3 устройства (выход ЦАП), замкнутый ключ 6, замкнутый ключ 8, интегратор 9. Напряжение на выходе интегратора 9 в конце интервала Т< (1) равно

U, = U; ° (2 -1) ° о <. (2) где 3 t — период импульсов задающего генератора 14.

Сигнал единичного уровня, появившийся в конце интервала на выходе элемента 20 сравнения кодов приведет IK-триггер 31 в единичное. состояние. 2р

Далее сигнал единичного уровня появляется на выходе элемента ИЛИ 37, на выходе элемента ИЛИ 35, на выходе элемента ИЛИ 38, а также на выходе элемента ИЛИ 29. При этом третий 25 ключ 8 размыкается, на разрядных выходах блока элементов ИЛИ 39 появляется число, соответствующее максимальному значению преобразуемого кода (N; =11...1), размыкается первый ЗО ключ 6, тем самым обеспечивается подготовка к второму такту интегрирования. Сигнал с прямого выхода IK-триггера 31 пройдет через элемент ИЛИ 35, поступит также на вход второго элемента И 23, отпирая его для поступления импульсов задающего генератора

14 на вход и-разрядного счетчика 18, Разрядность счетчика 18 определяет длительность интервала Т

Т = 2" ° 6t (3)

Т превышает время установления ЦАП, необходимое для устранения влияния 45 на результат измерения переходных процессов и равен времени заполнения счетчика 18 до появления "1" в его старшем разряде. Появившийся по истечении интервала времени Т сигнал в 50 старшем разряде счетчика 18, возводит RS-триггер 3? в единичное состояние, который в свою очередь поступает на К-вход IK-триггера 31, подготавливая его переход по синхросигналу в нулевое состояние. Одновременно единичный сигнал поступает на вход третьего элемента И 24, проходит его, появляясь на выходе коротким импульсом обнуления счетчиков 17, 18, триг . геров 31,33,34. На выходе первого элемента ИЛИ 35 появляется сигнал нунулевого уровня, который проходит через второй элемент ИЛИ 29 и замыкает ключ 8, а появившийся на выходе элемента И-НЕ 26 единичный сигнал замыкает второй ключ 7, пропуская на вход интегратора 9 сигнал с выхода инвертора 5, который в данный мо-. мент инвертирует напряжение полной шкалы ЦАП 40. Второй такт интегрирования (4) заканчивается в момент повторного срабатывания элемента 21 сравнения кодов, сигнал с выхода .которой проходит через четвертый элемент И 25., устанавливает в единичное состояние

RS-триггер 33 и поступая на счетный вхо триггера 34, через второй элемент ИЛИ 36, устанавливает его в единичное состояние, закрывая тем самым доступ импульсов задающего генератора 14 на вход первого счетчика 17.. Одновременно сигнал единичного уровня поступает через элемент

ИЛИ 35 на вход второго элемента И 23, открывая поступление счетных импульсов на вход счетчика 18. Одновременно сигнал единичного уровня поступает с прямого выхода триггера 34 на

R-вход триггера 32, переводя его в нулевое состояние.

Время заполнения счетчика 18 определяет длительность интервала

T = T, который в свою очередь служит для исключения влияния переходных процессов выходного сигнала ЦАП,при смене преобразуемого кода И

В начале интервала Т, по сигналу

"1" с прямого выхода триггера 33, поступающему через второй переключатель 15 режима на инверсный вход блока элемента И 30, происходит обнуление сигнала. на цифровом входе

ЦАП 40. В интервале Т = Т, — Т осуществляется третий такт интегрирования выходного сигнала ЦАП 40, представляющего собой проинвертированное напряжение смещения нуля ЦАП 40.

После первого такта интегрирования (интервал Т< ) напряжение на выходе интегратора равно (5) 1352647

После второго такта интегрирования (Т } напряжение на выходе интегратора 9 определится как

Ru (т где U = q (2 — 1) ° N;

+ RU, 10 квант преобразосчитая, что U, = q N; где q — номинальный ванин ЦАП.

И подставляя в (6) и сать: (5) можно запиЗи = c т; Bv; + (т,— т,) U...(7) где о Б — погрешность линейности,(U — смещение нуля ЦАП 40, с — значение напряжения на выходе интегратора 9 в конце 20 интервала Т,.

По.истечении третьего такта интегрирования Т, напряжение на выходе интегратора 9 станет равно величине

3и=ст, RU, (8) где С вЂ” коэффициент преобразования, определяемый постоянной времени интегратора 9, (. ((U — величина, пропорциональная 30 погрешности линейности ЦАП.

В конце интервала Т .происходит возврат всех необходимых логических элементов в нулевое состояние, а задающий генератор 14.прекращает свое З5 функционирование, потому что на выходе второго разряда двухразрядного счетчика 19 появляется "1". На выходе интегратора 9 остается запомненое значение Р U

В режиме измерения погрешности полной шкалы ЦАП устройства работает следующим образом.

Переключатели 12,15 режима переводятся в состояние противоположное изображенному на чертеже. При этом на опорном входе элемента 20 сравнения кодов выставляется код 10...00, где "1" устанавливается в старшем (m+1)-разряде, а на выходе задатчика gp

13 кодов устанавливается код И (=.11...11, где "i" устанавливается во всех m разрядах.

Логическая часть устройства формирует на выходах цифровых элементов сигналы аналогичные, как и в режиме контроля погрешности линейности. Однако длительность первого такта интегрирования в данном режиме равна

Т, =2 с (9) U(= С (г" -1) 2 q 3(+ С По,„«

«г Ft (10) где 3 Ц„-погрешность полной шкалы

ЦАП .

Затем на выходе второго элемента

ИЛИ 29 появляется сигнал единичного уровня длительности (3), размыкающий ключ 8.

В интервале времени Т происходит интегрирование опорного напряжения, снимаемого с выхода источника 1 опорного напряжения через переключатель

12 режима, ключи 7 и 8 на вход интегратора 9. Так как напряжение источника 1 опорного напряжения часто противоположно полярности выходного сигнала ЦАП, то в конце интервала Т напряжение на выходе интегратора 9 уменьшится на величину

u,= с u,„(2 -1) | t = с (г" -1)

«2" q. gc (11) где Ц „- значение опорного напряжения.

После чего на выходе интегратора

9 останется. напряжение

FU = U,— U = + с RU„„2 st (1г)пропорциональное погрешности полной шкалы ЦАП. Вторично ключ 8 размыкается на интервал времени Т + Т, поэтому в этом режиме выполняется лишь двухтактное интегрирование.

При измерении дифференциальной нелинейности переключатели 12,15 режима также находятся во втором положении как и в режиме измерения погрешности полной шкалы, а процесс измерения этого параметра осуществляется за четыре такта интегрирования по следующему алгоритму.

В первом такте интегрирования производится интегрирование напряжения U;, которое является аналоговым эквивалентом цифрового кода N; установленного на выходе задатчика

На этом интервале с выхода ЦАП 40 снимается напряжение полной шкалы, так как на цифровых входах преобразователя присутствует максимальный код. Это напряжение, пройдя через клюключи 6 и 8, интегрируется. По окончании времени Т на выходе интеграто"( ра устанавливается напряжение

1352647

5 (13) U,=U; 2

30

+q; ЧN; Ч)р (1б) 40 (17)

13 кода. При этом в конце первого такта интегрирования, напряжение на выходе интегратора 9 достигнет величины

Затем, также как и в предыдущих режимах, счетчик 18 организует паузу

Т = 2 о t, а далее, во втором так- 10

n-< те Т интегрируется опорное напряг жение, в результате чего напряжение на выходе интегратора 9 изменится на величину

П2 Uon N. 3t = 2 ° q ° N; 3t. (14) 15

Так что в конце интервала Т напряжение на выходе интегратора 9 имеет величину

Ц, = 2 U; R t — 2 ° q N; E t р (1 5 ) которое затем фиксируется отсчетнорегистрирующим устройством 10.

После этого на выходе задатчика

13 кода устанавливается код, .отличающийся от предыдущего N; на единицу.младшего разряда, например N„„ .

На входную шину запуск повторно поступает запускающий сигнал и весь процесс повторяется до получения на выходе интегратора 9 напряжения. где q — действительное значение

I кванта в i-ой. точке шкалы;

q — номинальное значение кванта преобразования ЦАП.

И

Затем ьБ регистрируется отсчетнорегистрирующим устройством 10, оггределяется разница

=Ыа -5U = 2 - t (q; -q) и находится максимальная величина из всех измеренных а;, по которой судят о дифференциальной нелинейности ЦАП.

Формула изобретения

1. Устройство контроля статических параметров цифроаналоговых преобразователей, содержащее источник опорного напряжения, выход которого является выходной шиной опорного напряжения, инвертор напряжения, вход которого объединен с информационным входом первого ключа и является вход- ной шиной аналогового сигнала, управляющий вход первого ключа подключен к первому выходу блока управления, второй выход которого подключен к управляющему входу второго ключа, выход которого объединен с выходом первого ключа и подключен к информационному входу третьего ключа, управляющий вход которого подключен к третьему выходу блока управления, выход подключен к информационному входу ин-, тегратора, выход которого подключен к входу отсчетно-регистрирующего устройства, вход обнуления подключен к четвертому выходу блока управления, группа выходов которого является цифровой выходной шиной, а вход является шиной Запуск, о т л и ч а ю щ е— е с я тем, что, с целью расширения функциональных воэможностей путем обеспечения дополнительных функций контроля дифференциальной нелинейности и погрешности полной шкалы, введен переключатель режимов, первый вход которого подключен к выходу инвертора напряжения, второй вход подключен к выходу источника опорного напряжения, выход подключен к информационному входу второго ключа °

2. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что блок управления выполнен на задающем генераторе, задатчике кода, переключателе режимов, первом, втором и третьем счетчиках, первом и втором элементах сравнения кодов, первом, втором, третьем, четвертом и пятом элементах

И, элементе И-НЕ, блоке элементов И,.

IK-триггере, первом и втором RSтриггерах, счетном триггере, первом втором, третьем, четвертом и пятом элементах ИЛИ, блоке элементов ИЛИ, выходы которого являются группой выходов блока управления, управляющий вход подключен к выходу пятого элемента ИЛИ, информационные входы подключены к соответствующим выходам блока элементов И, инверсный управ. ляющий вход которого подключен к первому выходу переключателя режимов, информационные входы объединены с соответствующими первыми входами второго элемента сравнения кодов и подключены к соответствующим m выходам задатчика кода, где m — число разрядов контролируемого цифроанало. гового преобразователя, выход второ.

1352647

Составитель В. Першиков

Техред Л.Сердюкова Корректор В.Гирняк Редактор М. Товтин.Заказ 5576/56 Тираж 900

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1!3035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, ro элемента сравнения кодов подключен к первому входу четвертого элемента И, вторые входы объединены с соотввтствующими m входами младших разрядов первой группы входов первого элемента сравнения кодов и подключены к соответствующим m выходам младших разрядов первого счетчика, выход (ш+1)-го разряда которого под. ключен к (ш+1)-му входу первой группы входов первого элемента сравнения кодов, счетный вход подключен к выХоду первого элемента И, первый вход которого подключен к инверсному выходу счетного триггера, второй вход .подключен к инверсному вьмоду ХКтриггера, третий вход объединен с с первым входом второго элемента И, входом синхронизации IK-триггера и подключен к выходу задающего генератора,. управляющий вход которого подключен к выходу второго разряда третьего счетчика, вход обнуления которого является входом и четвертым выходом блока управления, счетный вход объединен с первым входом третьего элемента И, I-входом IK-триггера и подключен к выходу первого элемента сравнения кодов, m входов младших разрядов второй группы вхо дов которого объединены и подключены к второму выходу переключателя режимов, (ш+1)-й вход второй группы входов подключен к третьему выходу переключателя режимов, первый вход которого подключен к шине потенциала логической единицы, второй вход подключен к шине потенциала логического нуля, третий вход объединен с первым входом пятого элемента И и подключен к прямому выходу второго RS-триггера, четвертый выход подключен к первому входу первого элемента ИЛИ, выход которого является третьим выходом блока управления, второй вход объе5 динен с вторым .входом второго элемента И и подключен к выходу второго элемента ИЛИ, первый вход которого объединен с первыми входами четвертого и пятого элементов ИЛИ и подклю10 чен к прямому выходу IK-триггера, второй вход объединен с R-входом первого КБ-триггера и подключен к прямому выходу счетного триггера, вход обнуления которого объединен с входа15 ми обнуления первого и второго счетчиков, входом обнуления IK-триггера, R-входом второго RS — триггера и подключен к выходу третьего элемента И, счетный вход счетного триггера под20 ключен к выходу третьего элемента

ИЛИ; первый вход которого объединен с S-входом второго RS-триггера и подключен к выходу четвертого элемента

И, второй вход подключен к выходу пятого элемента И, второй вход которого объединен с S-входом первого

RS-триггера и подключен к выходу второго счетчика, счетный вход которого подключен к выходу второго элемента

30 И, прямой выход первого RS-триггера подключен к К-входу IK-триггера, второму входу третьего элемента И, второму входу четвертого элемента И и второму входу пятого элемента ИЛИ, З5 инверсный выход подключен к первому . входу элемента И-НЕ, второй вход ко- торого подключен к инверсному выходу

RS-триггера,. выход подключен к второму входу четвертого элемента ИЛИ

40 и является вторым выходом блока управления, выход четвертого элемента

HJIH является первым выходом блока управления.