Демодулятор сигналов с минимальной частотной манипуляцией

Демодулятор сигналов с минимальной частотной манипуляцией

Иллюстрации

Показать все

Реферат

 

Изобретение относится к технике передачи дискретных сообщений по проводным каналам и радиоканалам преимущественно на низкой несущей или поднесущей частоте. Цель изобретения - повышение помехоустойчивости за счет устранения неопределенностей в вьщелении опорного колебания. Устр-во содержит усилитель-ограничитель 1, сумматоры 2-5 по модулю два, регистр 6, дешифратор 7, RS-триггер 8, делители 9 и 10 частоты, блоки 11 и 12 задержки , детектор 13 уровня, зл-ты ИЛИ 14 и 15, дополнительный сумматор 16 по модулю два. 1 ил. оо сд 4 СО О5

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51)4 Н 04 Ь 27/14

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4051290/24-09 (22) 07.04.86 (46) 23.11.87. Бюл. Р 43 (72) И.И.Родькин, В.А.Романов, В.А.Ефимов и А,Г.Кутузов (53) 621.396.62 (088.8) (56) Авторское свидетельство СССР

И 1261136, кл. Н 04 L 27/14,14.11.85. (54) ДЕМОДУЛЯТОР СИГНАЛОВ С МИНИМАЛЬНОЙ ЧАСТОТНОЙ МАНИПУЛЯЦИЕЙ (57) Изобретение относится к технике передачи дискретных сообщений по про„„SU„„1354436 A 3 водным каналам и радиоканалам преимущественно на низкой несущей или поднесущей частоте. Цель изобретения— повышение помехоустойчивости-за счет устранения неопределенностей в выделении опорного колебания. Устр-во содержит усилитель-ограничитель 1, сумматоры 2-5 по модулю два, регистр 6, дешифратор 7, RS-триггер 8, делители

9 и !О частоты, блоки 11 и 12 задержки, детектор 13 уровня, эл-ты ИЛИ 14 и 15, дополнительный сумматор 16 по модулю два. 1 ил.

1354436

Изобретение относится к технике .передачи дискретных сообщений по проводным и радиоканалам преимущественно на низкой несущей или поднесущей

5 частоте..

Цель изобретения — повышение помехоустойчивости за счет устранения неопределенностей в выделении опорного колебания. 10

На чертеже изображена структурная электрическая схема предлагаемого демодулятора.

Демодулятор сигналов с минимальной частотной манипуляцией содержит усилитель-ограничитель 1, сумматоры

2 — 5 по модулю два, регистр 6, дешифратор 7, RS-триггер 8, второй 9 и первый 10 делители частоты, блоки 11 и 12 задержки, детектор 13 уровня, 20 элементы ИЛИ 14 и 15, дополнительный сумматор 16 по модулю два.

Демодулятор работает следующим образом.

При отсутствии сигнала на входе 26 устройства детектор 13 уровня вырабатывает сигнал, который удерживает в нулевом состоянии делители 9 и 10 и RS-триггер 8 через элемент ИЛИ 14.

При поступлении сигнала на вход уст- ч0 ройства детектор 13 уровня снимает .сигнал с установочных входов делителей 9 и 10 и RS-триггера 8. Усилитель-ограничитель 1 формирует из входного сигнала прямоугольную последовательность импульсов. С помощью блока 11 задержки и дополнительного сумматора 16 по модулю два иэ сигнала усилителя-ограничителя 1 формируется последовательность коротких импуль- 40 сов, длительность которых определяется временем задержки сигнала в блоке

11 задержки. В качестве блока 11 задержки может быть использована, например, интегрирующая цепь. Последо- 45 вательность коротких импульсов с выхода дополнительного сумматора 16 по модулю два иоступает на элемент

ИЛИ 15 и блок 11 задержки. В качестве последнего может быть использована линия задержки, например, на пассивных С-элементах. Время задержки в блоке 11 задержки устанавливается равным половине длительности тактового интервала передаваемой информации.

На выходе элемента ИЛИ 15 в ре55 зультате сложения прямой и задержанной последовательностей импульсов образуется последовательность коротких импульсов с частотой следования, превышающей в два раза тактовую частоту передачи информации. Частота следования импульсов этой последовательности снижается до тактовой делителем 9 и до полутактовой делителем 10.

В сумматорах 2-5 производится суммирование сигнала с выхода усилителяограничителя 1 с импульсами с выходов делителей 9 и 10. Сигналы с выходов сумматоров 2-5 на тактовом интервале записываются в соответствующие разряды регистра 6. Обновление информации в регистре 6 на каждый следующий тактовый интервал производится в конце тактового интервала путем, записи информации с сумматоров 2 — 5 в регистр 6 сигналом с прямоугольного выхода делителя 9.

При поступлении на вход демодулятора сигнала, соответствующего "0" информации, на выходах регистра 6 устанавливается в двоичном коде число "11", которое дешифрируется дешифратором 7. Этот сигнал подтверждает нулевое состояние RS-триггера 8 через элемент ИЛИ 14.

При поступлении на вход демодулятора сигнала, соответствующего "1" информации, на выходах регистра 6 устанавливается в двоичном коде число "13", которое дешифрируется дешифратором 7. Этот сигнал устанавливает RS-триггер 8 в единичное состояние, что вызывает установление на выходе демодулятора "1" значения демодулируемой информации.

При различных чередованиях "1" и "0" значений информации во входном сигнале демодулятора в регистр

6 записываются сигналы, формирующие на его выходах в двоичном коде числа

11 и 7 при "0" значении информации во входном сигнале v числа 13 и 14 при "1" значении информации во входном сигнале демодулятора. Эти числа дешифратором 7 дешифрируются.

Формула изобретения

Демодулятор сигналов с минимальной частотной манипуляцией, содержащей усилитель-ограничитель, выход которого соединен с первыми входами четырех сумматоров по модулю два, выходы которых подключены к соответствующим входам регистра, выходы которого соответственно подключены к входам дешифратора, один выход кото1354436

Составитель Н.Лазарева

Редактор М.Бланар Техред H.Попович Корректор А.Тяско

Заказ 5716/56 Тираж 636 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5 э .Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 рого подключен к установочному входу

RS-триггера, выход которого является выходом демодулятора, при этом второй вход первого сумматора по модулю два объединен с тактовым входом регистра и информационным входом первого делителя частоты, подключен к инверсному выходу второго делителя частоты,прямой выход которого подключен к другому входу второго сумматора по модулю два, а вторые входы третьего и четвертого сумматоров по модулю два подключены соответственно к инверсному и прямому выходам первого делителя частоты, о т л и ч а ю щ и й— с я тем, что, с целью повышения помехоустойчивости за счет устранения неопределенностей в выделении опорного колебания, введены два блока задержки, детектор уровня, два элемента ИЛИ и дополнительный сумматор по модулю два, к одному входу ,которого непосредственно, а к другому через первый блок задержки подключены выход усилителя-ограничителя и вход детектора уровня, выход которого подключен к установочным входам обоих делителей частоты непосредственно, а RS-триггера — через первый элемент ИЛИ, другой вход которого подключен к другому выходу дешифратора, при этом информационный

1б вход второго делителя частоты подключен к выходу второго элемента ИЛИ, к одному входу которого непосредственно, а к другому через второй блок задержки подключен выход допол2О нительного сумматора по модулю два.