Устройство для адресации памяти

Устройство для адресации памяти

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники и может быть использовано для адресации блоков памяти в ЦВМ. Целью изобретения является расширение области применения за счет управления организацией памяти . Устройство содержит группу 1 переключателей, группу 2 сумматоров, группу 3 элементов сравнения, группу 4 блоков памяти, группу 5 дешифраторов , группу 6 коммутаторов. Устройство имеет возможность организации переменной разрядности памяти при соответствующем изменении ее емкости. 1 ил. с V Coe/vcr/r e/r /ffrrt/p TrfrjfuftMt aafyec yCfn/fff Jf fo (Л с: со ел СЛ СО VI Xvfu/ ae atffmfMdif ffOUO/ N)

СОЮЗ СОВЕТСНИХ

С ОЦИАЛИСТИЧЕСНИХ

РЕСПУ БЛИН (19) (И) (51) 4 С 06

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (61) 1298755 (21) 4090632/24-24 (22) 14.07 ° 86 (46) 30, 11.87. Бюл. 9 44 (71) Таганрогский радиотехнический институт им.В.Д.Калмыкова (72) А.В.Ковалев, А.П.Купровский, В.10.Лозбенев и Н.Г.Пархоменко (53) 6813(088.8) (56) Авторское свидетельство СССР

Р 1298755, кл. G 06 F 12/00; 1986. (54) УСТРОЙСТВО ДДЯ АДРЕСАЦИИ ПАМЯТИ (57) Изобретение относится к области вычислительной техники и может быть использовано для адресации блоков памяти в ЦВМ. Целью изобретения является расширение области применения за счет управления организацией памяти. Устройство содержит группу 1 переключателей, группу 2 сумматоров, группу 3 элементов сравнения, группу

4 блоков памяти, группу 5 дешифраторов, группу 6 коммутаторов. Устройст" во имеет возможность органиэации переменной разрядности памяти при соответствуюцем изменении ее емкости.

1 илг чае совпадения на выходах i-го, (i+1)-го...(+7)-го элементов 3 сравнения группы появляются сигналы, которые поступают на управляющие

5 входы соответствующих блоков 4 памяти.

Таким образом, обращение происходит одновременно к восьми блокам 4 памяти, Кроме того, сигналы с выходов выбранных элементов 3 сравнения группы появляются на вторых управляющих входах соответствующих дешифраторов и разрешают провести дешифрацию неполного младшего адреса, приходящего на информационные входы дешифраторов 5 группы с трех младших разрядов выходов соответствующих сумматоров 2.

На одном из восьми дешифраторов 5 группы появляются сигйалы, которые поступают на соответствующие этим дешифраторам элементы коммутации и открывают их, замыкая выходы восьми выбранных блоков памяти с одним из восьми информационных каналов, при этом выход -го блока 4 памяти, имеющий на трех младших разрядах i-ro сумматора 2 адрес 000, соединен с первым информационным каналом, выход (+i)- o блока 4 памяти, имеющий адрес трех младших разрядов (i+1)-ro сумматора 001 соединен с вторым информационным каналом и т.д. Выход восьмого выбранного блока 4 памяти, имеющего адрес трех младших разрядов

35 выхода соответствующего сумматора 2

111, соединен с восьмым информационным каналом внешней вычислительной системы.

Таким образом, в момент выборки блоков 4 памяти обращение происходит не к одному i-му блоку 4 памяти, а сразу к восьми блокам памяти, выходы которых соединяются не с одним, а с восемью информационными каналами вы числительной системы.

Формула из обретения

Устройство для .адресации памяти по авт.св. № 1298755, о т л и ч а ю щ ее с я тем, что, с целью расширения области применения. устройства за счет возможности реконфигурации памяти, в него введены группа дешифраторов и группа блоков коммутаторов, причем первые входы дешифраторов группы соединены с входами блокировки младших разрядов соответствующих элементов сравнения группы и с входом сигнала

1355977

Изобретение относится к вычислительной технике, может быть применено для адресации блоков памяти в ЦВМ и является усовершенствованием устройства по авт.св. № 1298755.

Целью изобретения является расширение области применения за счет управления организацией памяти, На чертеже представлена структурная схема устройства.

Устройство содержит группу 1 переключателей, группу 2 сумматоров, группу 3 элементов сравнения, группу

4 блоков памяти, группу 5 дешифраторов, группу коммутаторов 6.

Устройство работает следующим образом.

После того как на выходах всех сумматоров 2, соответствующих неотключенным блокам 4 памяти, устанавливается непрерывное поле адресов системы памяти, устройство начинает работать в основном режиме выборки блока 4 памяти.

Если сигнал изменения организации (структуры) памяти системы отсутствует, то устройство работает без изменений, т.е. при обращении к памяти элементы 3 сравнения осуществляют сравнение адресов, поступающих с выходов сумматоров 2 и с адресных шин.

В случае совпадения адреса на втором выходе i-го сумматора 2 с поступившим адресом с входа текущего адреса системы памяти Hà i-м элементе 3 сравнения появляется сигнал, ко орый поступаЕт на управляющий вход i --ro блока памяти, т.е. обращение происходит к -му блоку 4 памяти. Входная и вы40 ходная информации с выхода i-ro блока 4 памяти проходят по одному информационному каналу системы памяти.

После прихода сигнала изменения организации (структуры) памяти он подается на управляющие входы дешиф45 раторов 5 и на вторые управляющие входы элементов сравнения группы 3, подготавливая дешифраторы к работе и отключая три младших разряда, идущих на первый информационный вход элементов сравнения группы 3 с выходов соответствующих сумматоров 2.

Тогда в режиме выборки блока 4 памяти сравнение адресов, поступающих с выходов соответствующих сумматоров 2 и с адресных шин„ производится без трех младших разрядов, т.е. только по неотключенным старшим разрядам. Б слу135597

Составитель С. Бурухин

Техред А. Кравчук Корректор М. Шароши

Редактор И. Рыбченко

Заказ 5794/42

Тираж б71 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 реконфигурации памяти устройства, вторые, третьи входы дешифраторов группы соединены соответственно с выходами элементов сравнения группы и с выходами трех младших разрядов сумВ маторов группы, выходы дешифраторов группы соединены с первыми входами

4 блоков коммутаторов группы, вторые входы и выходы которых соединены соответственно с входом устройства для подключения выхода данных блока памяти и с выходом устройства для подключения внешних информационных каналов.