Цифровой синтезатор частоты

Цифровой синтезатор частоты

Иллюстрации

Показать все

Реферат

 

Изобретение относится к радиотехнике . Цель изобретения - уменьшение шага сетки синтезируемых частот при одновременном повышении быстродействия . Цифровой синтезатор частоты содержит кольцо фазовой автоподстройки , состоящее из перестраиваемого генератора 1, смесителя 2, делителя 3 частоты с переменным коэффициентом деления, фазового детектора 4 и фильтра 5 нижних частот, опорный генератор 6, делитель 7 частоты с фиксированным коэффициентом деления , датчик кода (ДК) 8 частоты, состоящий из сумматоров 15 и 16 кодов и буферного регистра 17, сумматоры 9 и 10 кодов, регистры 11 и 14 памяти , блок постоянной памяти (БПП) 12 и ЦАП 13. При изменении кодов отсчетов синусоиды на разрядных выходах ДК 8, поступающих на соответствующие . входы сумматоров 9 и 10, частота сигнала на выходе ЦАЦ 13 дискретно изменяется и кольцо фазовой автоподстройки синтезирует выходную частоту сигнала с заданным шагом сетки частот . Повышение быстродействия достигается за счет увеличения частоты сравнения на втором входе фазового детектора 4 путем уменьшения коэффициента деления делителя .7. Устр-во по п.1 ф-лы отличается введением БПП 12, в который записываются округленные до целого числа коды отсчетов синусоиды, и регистра 14, который совместно с сумматором 9 образует накапливающий сумматор. Устр-во по п.2 ф-лы отличается выполнением ДК 8. 1 3. п. ф-лы, 1 ил. , to (f сс СП о ю ю

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

SU, » 1356222

А1 (51) 4 Н 03 Ь 7/18

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

Юьи

ГДСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4088865/24-09 (22) 10.07.86 (46) 30.11.87, Бюл. N - 44 (72) А.И. Урьяс, Б.А. Трапезников и B,È. Волков (53) 621 ° 373.42(088.8) (56) Авторское свидетельство СССР

Ф 1117839, кл. H 03 L 7/18, 1984.

Авторское свидетельство СССР

11 1172011, кл. H 03 L 7/18, 1984. (54) ЦИФРОВОЙ СИНТЕЗАТОР ЧАСТОТЫ (57) Изобретение относится к радиотехнике. Цель изобретения — уменьше— ние шага сетки синтезируемых частот при одновременном повышении быстродействия. Цифровой синтезатор частоты содержит кольцо фазовой автоподстройки, состоящее из перестраиваемого генератора 1, смесителя 2, делителя 3 частоты с переменным коэффициентом деления, фазового детектора 4 и фильтра 5 нижних частот, опорный генератор 6, делитель 7 частоты с фиксированным коэффициентом деления, датчик кода (ДК) 8 частоты, сос" тоящий из сумматоров 15 и 16 кодов и буферного регистра 17, сумматоры

9 и 10 кодов, регистры 11 и 14 памяти, блок постоянной памяти (БПП) 12 и ЦАП 13. При изменении кодов отсчетов синусоиды на разрядных выходах

ДК 8, поступающих на соответствующие . входы сумматоров 9 и 10 частота сигнала на выходе ЦАП 13 дискретно изменяется и кольцо фазовой автоподстройки синтезирует выходную частоту сигнала с заданным шагом сетки частот. Повышение быстродействия достигается за счет увеличения частоты сравнения на втором входе фазового детектора 4 путем уменьшения коэффициента деления делителя 7 ° Устр-во по п.1 ф-лы отличается введением БПП

12, в который записываются округленные до целого числа коды отсчетов синусоиды, и регистра 14, который совместно с сумматором 9 образует накапливающий сумматор. Устр-во по п.2 ф-лы отличается выполнением ДК 8.

1 з.п. ф-лы, 1 ил..

13 :6

Изобретение относится к радиотехнике и может быть использовано в приемопередающей и измерительной аппаратуре.

Целью изобретения является уменьшение шага сетки синтезируемых частот при одновременном повышении быстродействия.

На чертеже представлена электричес"10 кая структурная схема цифрового синтезатора частоты.

Цифровой синтезатор частоты содержит перестраиваемый генератор 1, смеситель 2, делитель 3 частоты с переменным коэффициентом деления (ДПКД), фазовый детектор 4, фильтр 5 нижних частот, опорный генератор 6, делитель 7 частоты с фиксированным коэффициентом деления (ДФКД), датчик 8 20 кода частоты, первый сумматор 9 кодов, второй сумматор 10 кодов, первый регистр 1ll памяти, блок 12 постоянной памяти (БПП), цифроаналоговый преобразователь (ЦАП) 13, второй регистр 25

14 памяти. При этом датчик 8 кода. содержит первый сумматор 15 кодов, второй сумматор 16 кодов, буферный регистр 17, Цифровой синтезатор частоты рабо- ЭО тает следующим образом.

В БПП 12 записаны 2 округленных до целого числа отсчетов синусоиды, например д = (2 — 1) йж — „2 и, где

Т вЂ” количество разрядов слова в ячейках памяти БПП 12, Н вЂ” количество разрядов в адресе ячейки, j. — текущий адрес ячейки, изменяющийся от О до

2 -1. Если на первом разрядном выходе 40 н датчика 8 кода число 8„равно нулю, а на втором разрядном вьгходе число

g > О, то с каждым тактовым импульсом и с выхода опорного генератора 6 содержимое первого регистра 11 увеличивается на величину g поскольку содержимое первого регистра 11 суммируется с числом g во втором сумматоМ ре 10. При этом на вход заема второгс сумматора 10 не поступает сигнал с выхода переноса первого сумматора 9.

Код на выходе первого регистра 11 поступает в виде адреса на БПП 12, с выхода которого код отсчета синусоиды поступает на вход ЦАП 13, на выходе которого формируется отсчет н синусоиды с фазой 2 н ян/2 каждые

1/, секунд и частота сигнала на вь ходе ЦАП 13 в этом режиме равна

Г„ - и меж т изменяться >ò Г„/2 до f.,/4 (выбирать значения я„макс. больше,чем 2 нецелес ообразно) .11ри сме° H. g не кода е„ на втором разрядном выходе датчика 8 кода частоты сигнал на выходе ЦАП 13 изменяется и устанавли-. вается не позднее, чем через один период сигнала опорной частоты Г плюс время выборки БПП 12 и время установления ЦАП 13.

Рассмотрим случай, когда код g „ на первом разрядном выходе датчика 8 кода не равен нулю. Первый сумматор

9 и второй регистр 14 образуют так называемый накапливающий сумматор с к емкостью 2, при этом на выходе переноса первого сумматора 9 будет возник кать импульс переполнения каждые g„/2 периодов опорной частоты f . С этой о дискретностью синусоида на выходе

ЦАП 13 будет получать приращение фазы.

В связи с этим частота сигнала на выходе ЦАП 13, равная Г g„/2, получит н приращение равное Гс, 2„2„ BpeÌ необходимое для установки этого приращения частоты на выходе ЦАП 13, 2 равно — тактов опорной частоты f

gk о

Таким образом, при изменении кодов

g к и g íà соответствующих входах первого и вгорого сумматоров 9 и 10 частота сигнала на выходе ЦАП 13 может изменяться от f,/2" " до Ч /4 с к+н дискретом: f /2 . Кольцо фазовой автоподстройки, образованное перестраиваемым генератором 1, смесителем

2, ДПКД 3, фазовым детектором 4 и фильтром 5, при частоте сигнала на втором входе фазового детектора 4, равной У /2, где 2 — коэффициент

I ь деления ДФКЦ 7, синтезирует частоту

f вык - ф - см где f — частота сигнала на втором входе смесителя 2;

N — коэффициент деления ДПКД 3, Если выбрать параметры цифрового синтезатора частоты таким образом, чтобы изменение частоты f с выхода см Ь

ЦАП 13 было не меньше величины Г /2 то будет перекрываться диапазон часГ Го 1 мокс 1 мн и 1J c m roM 2 7

При этом с уменьшением шага сетки сннтезируемых частот путем увеличе1! с, 111!Я р 1 I I < >L 1! I>I>lc I><>1!е !!с тl >, J!<> т

<>c: l pIIlï ься прежним, п<>к11 с<>б>1к>у1лется условие К I. + 3, пос KoJIbKv быстродействие установки частоты при изме5 нении коэффициента N составляет,,как минимум, несколько периодов (до десяти) частоты на выходе ДФКД 7 или npu.1+3 мерно 2 периодов опорной частоты

f . Т.е. допускается увеличение коли- 1р н+4 3 чества синтезируемых частот в 2 раза при сохранении быстродействия без изменения диапазона. Поскольку н !. з величина 2 может составлять несколькО пОРЯДков тО Возможно пОВы 15 сить быстродействие, увеличив частоту сравнения »а втором входе фазового детектора 4 путем уменьшения коэффи— циента деления ДФКД .7. Шаг сетки часн к тот остается равным f /2 . Таким Zp образом удается получить значительное увеличение количества синтезируемых частот при повышении быстродействия.

Поскольку максимальное значени» частоты Й может превосходить значе- 25 ние частоты на выходе ДФКД 7, то значения синтезируемьх частот при смежных значениях коэффициентов деления

ДПКД 3 могут перекрываться и при этом нарушается однозначное соответствие Эд между кодом частоты N, поступающим на вход датчика 8 кода, и выходной частотой цифрового синтезатора частоты. Кроме того, при наличии намладших K+M выходах датчика 8 кода нуле35 вых состояний напряжение на выходе

ЦАП 13 является постоянным и нормальная работа цифрового синтезатора частоты нарушается. Для исключения этих явлений и для обеспечения линейного 40 и взаимно однозначного соответствия синтезируемой частоты входному коду частоты И и исключения запретных комбинаций кодов частоты датчик 8 кода содержит буферный регистр 17, первый. 45 и второй сумматоры 15 и 16. При этом на второй вход первого сумматора 15 поступает постоянное число И, определяющее максимапьное значение час- тоты f, а на второй вход второго сумматора 16 поступает постоянное число N определяющее минимальный

М!<Н коэффициент деления ДПКД 3. Выходы младших К разрядов буферного регистра 17 .являются первсф группой Выходов датчика 8 ко> да, М Выход<>!< средних разрядов буферного per!le"I I»; 17 с (h+1)-го по (К+М)-й и< и» > и ны к M младшим разря>!ам !Н»р!1<>! < Вхс>да Н-ра «рнл!!Ог<> !

Ivp«uI. Сумматора 15. (}ри .1т<>м ll;I II-Г! старших разрядон первого вхопа <.рВого сумматора 15 подан код 00...01, где " 1" (М+1) -м разряде. Вь!ходы первого сумматора 1> являются H-разрядным вторым выходом датчика 8 кода, причем выполняется соотношение Н-M=L

I, где 2 — коэффициент деления ДФКД 7.

Второй сумматор 16 осуществляет суммирование числа с выхода старших разрядов (начиная с (К+М+1)-ro) буферного .регистра 17 с постоянным числом

N „„ и выходы второго сумматора 16 явля;отся третьим разрядным выходом датчика 8 кода, Предположим, что код Г< равен нулю. Тогда при нулевом состоянии младших К+М разрядов буферного регистра

17 частота сигнала f íà вы.:оде ЦАП

13 будет равна своему минимальному

2"

fñ,ì мин f<> 2„ вес сигнала логической единицы на . входе (М+1) второго сумматора 10. По мере увеличения значения кода на К+М младших разрядах буферного регистра

17 частота f будет увеличиваться см когда на входах первого и второго сумматоров 9, 10 будут присутствовать все единицы, достигает своего максимального значения 2" (2 -1)2" — + см макс . с (2" "

2 кнн о 2к отгг

Разность между максимальным и минимальным значениями частоты f. npu

Н вЂ” М = 1. равна на величину шага сетки к н частот f /2 меньше частоты сравнения f /2 4 на втором входе фазового о детектора 4.

Если теперь код частоты И увеличится:. на единицу младшего разряда, то частота f „ станет равной своему минимальному значению, а коэффициент деления ДПКД 3 увеличится на единицу, так как появится дополнительная единица на выходе второго сумматора 16, и выходная частота f „,„ увеличится ровно на величину шага сетки частот

/ 2 ê "Ô í о

При N о = 0 частота f, будет изменяться от значения f, /2" до значения

l к <-н

2f /2 — f /2 и при больших значес> о ниях может оказаться достаточно низкой. Этот недостаток усФраняется при

1356222 вых = 2крн 2 No+2 (2 1мик+1) +

fo

2" о

Видно, что код И позволяет деленных пределах корректир щение краев диапазона синте частот с дискретностью f /2

Ыаксимальное значение No чивается условием f „ «f см макс должно превышать величины 2 в опре 16 овать смеэируемых

Гц, ограни/4 и не н-д 20

1 °

Корректор А, Зимокосов кова

Заказ 5812/55 Тираж 900 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская набтр д. 4/5 роияеодстиеиио-полигре ииеское предприятие, г. aropoO, тл, Проектиея, установке ненулевого значения кода N рт р что сдвигает все частоты по выходу

ЦАП 13 (и выходные частоты цифрового синтезатора частоты) в сторону

No увеличения на Й

2н

Выходная частота при этом может быть записана в виде

Таким образом, цифровой синтезатор частоты позволяет значительно увеличить количество синтеэируемых частот путем уменьшения шага сетки частот при одновременном улучшении быстродействия путем повышения частоты сравнения на фазовом детекторе.

При этом не происходит ухудшения спектральных характеристик выходного сигнала.

Формула изобретения

1. Цифровой синтезатор частоты, содержащий последовательно соединенные опорный генератор, делитель частоты с фиксированным коэффициентом деления, фазовый детектор, фильтр нижних частот,перестраиваемый гене- 10 ратор, смеситель и делитель частоты с переменным коэффициентом деления, выход которого подключен к другому входу фазового детектора, первый сумматор кодов, последовательно соединенные второй сумматор кодов и первый регистр памяти, выход которого подключен к первому кодовому входу второго сумматора кодов, цифроаналоговый преобразователь и датчик коца частоты, первый разрядный выход котоСоставитель Ю.

Редактор А. Долинич Техред Л.Сердю рого соединен с первым разрядным входом первого сумматора кодов, о т л ич а ю шийся тем, что, с целью уменьшения шага сетки синтезируемых частот при одновременном повышении быстродействия, между выходом первого регистра памяти и входом цифроаналогового преобразователя введен блок постоянной памяти, а также введен второй регистр памяти„ разрядные вход и выход которого подключены соответственно к разрядному выходу и второму разрядному входу первого сумматора кодов, выход цифроаналогового преобразователя соединен с вторым входом смесителя, тактовый вход первого регистра памяти объединен с тактовым входом второго регистра памяти и подключен к выходу опорного гене- . ратора, второй разрядный вход второго сумматора соединен с вторым разрядным выходом датчика кода частоты, третий разрядный выход которого подключен к установочным входам делителя частоты с переменным коэффициентом деления, а выход переноса первого сумматора кодов соединен с входом заема второго сумматора кодов.

2. Синтезатор частоты по п.1, о тл и ч а ю шийся тем, что датчик кода частоты содержит буферный регистр, первый и второй сумматоры кодов, при этом выходы младших К разрядов буферного регистра, кодовые выходы первого и второго сумматоров кодов являются соответственно первымр вторым и третьим разрядными выходами датчика кода частоты, выходы разрядов буферного регистра с (К+ 1)-го по (K+M) и подключены поразрядно к M младшим разрядам первой группы входов первого сумматора кодов, (P+1) и вход первой группы входов которого подключен к шине логической единицы, а входы старших разрядов первой группы входов первого сумматора объединены и подключены к шине логического нуля, выходы старших разрядов буферного регистра подключены поразрядно к первой группе входов второго сумматора кодов;, Ковалев