Устройство для кодирования телевизионных сигналов

Устройство для кодирования телевизионных сигналов

Иллюстрации

Показать все

Реферат

 

Изобретение относится к телевидению . Цель изобретения - увеличение объема кодируемой информации. Устройство содержит блок.1 установки опорного уровня, блок 2 аналого-цифрового преобразования, формирователь 3 интервалов времени, блоки 4 и 12 коммутации , формирователь 5 кода синхронизации , блок 6 задержки, сумми- (Л С

СОЮЗ СОВЕТСНИХ

СО!.1ИАЛИСТИЧЕСНИХ

РЕСГ!УБЛИН (19) Ш1 (5114 Н 04 1Ч 7 33

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

H А BTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 4098033/24-09 (22) 26.05.86 (46) 30.11.87. Бюл. У 44 (71) Ленинградский институт авиационного приборостроения (72) В. М. Смирнов и В, Я. Сорин (53) 621.397.3(088,8) (56) Авторское свидетельство СССР

1! 944145, кл. Н 04 11 7/12, 1982.

Авторское свидетельство СССР

М 1285626, кл. Н 04 N 7/12, 1985. (54 ) УСТРОЙСТВО ДЛЯ КОДИРОВАНИЯ ТЕЛЕВИЗИОННЫХ СИГНАЛО В (57) Изобретение относится к телевидению. Цель изобретения - увеличение объема кодируемой информации. Устройство содержит блок. 1 установки опорного уровня, блок 2 аналога-цифрового преобразования, формирователь 3 интервалов времени, блоки 4 и 12 коммутации, формирователь 5 кода синхронизации, блок 6 задержки, сумми1356259

15 рующий регистр 7 памяти (РП), РП 8

;11, блоки 13-16 сравнения, блок 17 выбора передаваемых символов, блок

18 управления памятью, блоки 19 и 26 памяти {БП), шифратор 20, блоки 21

22 и 25 разрешения записи (БРЗ), БП

23 младших разрядов и блок 24 пилотсигнала. Цель достигается введением

РП 11, БРЗ 25 и БП 26, с помощью которых передаваемая на выход устройстИзобретение относится к технике телевидения и может быть использовано для кодирования телевизионных сигналов.

Цель изобретения — увеличение обьeMà кодируемой информации.

На фиг. 1 представлена структурная электрическая схема предлагаемого устройства для кодирования телевизионных сигналов; на фиг. 2 — блок аналого-цифрового преобразования; на фиг. 3 — формирователь интервалов времени; на фиг. 4 — первый блок коммутации; на фиг. 5 — блок задержки", на фиг, 6 — суммирующий регистр памяти; на @иг. 7 - первый блок сравнения, блок выбора передаваемых символов и блок управления памятью; на фиг. 8 — первый блок памяти; на фиг. 9 — первый блок разрешения записи; на фиг, 10 — второй блок разрешения записи; на фиг. 11 — блок пилот-сигнала; на фиг, 12 — третий блок разрешения записи; на фиг. 13 — второй блок коммутации; на фиг. 14— второй блок памяти; на фиг. 15 — временные диаграммы работы формирователя интервалов времени; на фиг. 16 — временные диаграммы работы суммирующего регистра; на фиг. 17 — временные диаграммы работы первого блока разрешения записи; на фиг. 18 — временные диаграммы работы второго блока разрешения записи; на фиг. 19 — временные диаграммы работы блока пилот-сигнала; на фиг. 20 — временные диаграммы работы третьего блока разрешения записи. устройство для кодирования телевизионных сигналов (фиг. 1) содержит ,блок 1 установки опорного уровня, ва информация яВляется результатом двумерной обработки исходного цифрового телевизионного сигнала. Кроме того, в устройстве могут быть значительно уменьшены искажения восстановительного телевизионного сигнала при передаче элементов изображения с малоконтрастными изменениями яркости.

Даны ил. выполнения блоков устройства. 20 ил. блок 2 аналого-цифрового преобразования, формирователь 3 интервалов времени, первый блок 4 коммутации, формирователь 5 кода синхронизации, блок

6 задержки, суммирующий регистр 7 памяти, первый регистр 8 памяти, второй регистр 9 памяти, третий регистр

10 памяти, четвертый регистр 11 памяти, второй блок 12 коммутации, первый

13, второй 14, третий 15 и четвертый

16 блоки сравнения, блок 17 выбора передаваемых символов, блок 18 управления памятью, первый блок 19 памяти, шифратор 20, первый 21 и второй 22 блоки разрешения записи, блок 23 памяти младших разрядов, блок 24 пилотсигнала, третий блок 25 разрешения записи, второй блок 26 памяти.

Блок 2 аналого-цифрового преобразования (фиг. 2) содержит аналогоцифровой преобразователь 27, генератор 28 опорного напряжения, тактовый генератор 29, формирователь 30 корот25 ких импульсов. Формирователь 30 интервалов времени (фиг. 3) содержит делитель 31 тактовой частоты, делитель 32 строчной частоты, цифровую линию 33 задержки, содержащую элементы ИЛИ 34-1 — 34-К, элемент НЕ

35, элемент ИЛИ-НЕ 36, а также выходы 37 и 38 полутактовой и полустрочной частоты соответственно.

Первый блок 4 коммутации {фиг. 4)

35 содержит блок 39 выбора первого разряда кода канала, элементы ИЛИ-НЕ 401 -" 40-4, элемент НЕ 41, блок 42 выбора второго разряда кода канала, блок 43 выбора третьего разряда кода

40 канала, блок 44 выбора четвертого

1356259 з разряда кода канала, блок 45 памяти кода канала, Блок 6 задержки (фиг. 5) содержит. блок 46 формирования адреса, четырехразрядные счетчики 47-1 — 47-3, элемент 48 памяти и элемент 49 памяти одного разряда.

Суммирующий регистр 7 памяти (фиг. 6) содержит элементы ИЛИ 50 и

5l, блок 52 разрешения записи, элементы ИЛИ-НЕ 53-1 и 53-2, элемент

54 памяти, элемент 55 памяти одного разряда. Первый блок 13 сравнения (фиг. 7) содержит элементы ИСКЛ10ЧА1ОЩЕЕ ИЛИ 13-1 - 13-3. Блок 17 выбора передаваемых символов {фиг. 7) содержит элементы ИЛИ/ИЛИ-НЕ 17-1 — 17-2.

Блок 18 управления памятью (фиг. 7) содержит элементы 56-1 - 56-6 запре.та, элементы 57-1 — 57-2 установки младших разрядов, блоки 58-1 - 58-6 выбора установки младших разрядов.

Первый блок 19 памяти (фиг, 8) содержит элементы 59-1 — 59-7 памяти разрядов кода, элементы ИЛИ 60-1 и

60-2, элементы 61-1 — 61-3 памяти, цифровые дифференцирующие элементы

62-1 и 62-2, элементы ИЛИ 63-1

63-4.

Первый блок 21 разрешения записи (фиг. 9) содержит элемент И 64, элемент 65 памяти, блоки 66 и 67 совпадения, Второй блок 22 разрешения записи (фиг. 10) содержит элемент И 68, элемент 69 памяти, блок 70 разрешения. Блок 24 пилот-сигнала (фиг. 11) содержит элементы ИЛИ-НЕ 71 - 74, элементы 75 и 76 памяти, элементы

НЕ 77 и 78, элементы ИЛИ- НЕ 79 и 80, элемент. ИЛИ 81. Третий блок 25 разрешения записи (фиг. 12) содержит элементы ИЛИ-НЕ 82-84, элементы 85 и

86 памяти, элементы HE 87 и 88 элемент ИЛИ 89, элементы ИЛИ-НЕ 90-96, элемент ИЛИ 97.

Второй блок 12 коммутации(фиг. 131 содержит блоки 98-100 разрешения для младших разрядов, каждый из которых состоит из элементов ИЛИ-НЕ 101-1

101-4.

Второй блок 26 памяти (фиг. 14) содержит элементы ИЛИ-НЕ 102-1

102-8 элементы ИЛИ 103-1 — 103-4, элементы памяти 104-1 — 104-4, элементы ИЛИ-НЕ 105-1 — 105-2, Устройство для кодирования телевизионных сигналов работает следующим образом.

Передаваемая с выхода устройства для кодирования телевизионных сигналов информация является результатом двумерной обработки исходного цифрового телевизионного сигнала. Элементы j-й строки передаются в канал связи через отчет (четные отсчеты) информацией, зависящей от резулЬтатов

10 сравнения (i-1)-го и (i+1)-го отсче-тов этой строки. На первый и второй входы второго блока 14 сравнения поданы четыре старших разряда со второzo выхода суммирующего регистра 7 и первого выхода второго регистра 9 памяти. Элементы (i+I)-й строки передаются в канал связи также через отсчет (нечетные отсчеты) информацией, зависящей от результатов сравнения во втором блоке 14 сравнения (i-1)-го и {i+I)-го отсчетов j-й строки. На первый и второй входы третьего блока

15 сравнения соответственно поданы четыре разряда со второго выхода пер»

2 вого (i-й отсчет (j +1)-й строки) регистра 8 памяти и первого выхода ((i1)-й отсчет )-й строки) второго регистра 9 памяти. На первый и второй входы четвертого блока 16 сравнения

30 поданы четыре старших разряда с первых выходов второго 9 ((i-!)-й отсчет -й строки) и третьего 10 (i-й отсчет ,1-й строки) регистров памяти, Если в результате сравнения (i-1)-го и (i+1)го отсчетов )-й строки окажется, что

35 хотя бы в одном из четырех старших разрядов есть изменения, то в (i-1 )-м отсчете 1-й строки и в i-м отсчете (j+1)-й строки передается информация

40 об истинном состоянии четырех старших разрядов этих отсчетов, Недостающие элементы восстанавливаются на приемной стороне: i-й элемент j-й строки воспроизводится как i-й элемент

4 ()+1)-й строки, а (i-1)-й элемент (j +1)-й строки повторяется как (1-1)-й элемент )-й строки. Этой ситуации присваивается дополнительная кодовая комбинация 00.

Если в результате сравнения (i-1)ro и (i+1)-го отсчетов j-й строки окажется, что нет отличий в старших разрядах кода и в результате сравнения (i-1)-ro отсчета j-й строки и i-го

55 отсчета (j +I)-й строки также не будет изменений, то в (i-1)-ом отсчете j-й, строки передается информация об истинном состоянии четырех старших разрядов исходного кода этого отсче1356259

6 та, в i-ом отсчете (j+1)-й строки передается информация об истиннам состоянии двух следующих по старшен— ству разрядов (i-1)-го отсчета )-й строки и информация об изменении символов младших разрядов j-ro отсчета ()+1)-й строки относительно (1-))го отсчета j-й строки, в (i+1)-ом отсчете )-й строки передается информация об изменении символов младших разрядов (i-1)-ro бтсчета (j +))-й строки относительно (i-l)-ro отсчета

j-й строки, которая занимает два бита информации в кодовом слоне, и информация об изменении символов младших разрядов i-ro отсчета 1-й строки относительно (i-1)-ro отсчета этой же строки. Эта информация также занимает 2 бита в кодовом слове.

Этой ситуации присваивается дополнительная кодовая комбинация ll. Восстановление недостающих элементов на приемной стороне происходит как и в предыдущем случае.

Если в результате сравнения (i !)— го и (i+I)-ro отсчетов j-й строки нет отличий в старших разрядах, а в результате сравнения старших разрядов

{i-1)-ro отсчета j — и строки и i-го отсчета (j +I)-й строки изменения обнаружены, то производится сравнение старших разрядов (i-1)-го и i-ro от.счетов,)-й строки. Если при этом будут обнаружены изменения, что с большой вероятностью говорит о появлении в изображении вертикальной границы яркости, то в i-ом отсчете (j +1)-й строки передается информация об истинном состоянии четырех старших разрядов исходного кода этого отсчета, а в (i+1)-ом отсчете j — и строки передается информация об истинном состоянии двух следующих по старшенству младших разрядов — (i-1)-ro отсчета j-й строки и i-ro отсчета (j+I)-й строки. Алгоритм восстановления нецостающих элементов не меняется. Этой ситуации присваивается дополнительная кодовая комбинация

)О. В противном случае, т.е. когда в старших разрядах (i-!)-ro u i-го отсчетов )-й строки нет отличий, что говорит о появлении в сигнале горизонтального перепада яркости, характер передачи сохраняется, но восстановление недостающих элементов будет иным: (i-1)-й отсчет (j +1)-й строки воспроизводится как i-й отсчет этой

50. (фиг. I бв) делителем 31 тактовой частоты формирователя 3 интервалов времени. Формирователь 3 посредством цифровой линии 33 задержки осущест55 вляет синхронизацию всего устройства

)О

45 же строки, а i-й отсчет ()+1)-й строки повторяется как (i-1)-й отсчет этой же строки. Этой ситуации присваивается дополнительная кодовая комбинация 01.

В результате, когда входной телевизионный аналоговый сигнал поступает на входы блока установки опорного уровня и блока 2 аналого-цифрового преобразования, селектор блока установки опорного уровня выделяет из аналогового сигнала синхросмесь и вырабатывает по переднему фронту синхроимпульсов положительные импульсы (фиг. 15а), служащие для установки делителя 31 тактовой частоты (фиг. 15в) формирователя 3 интервалов времени, блок 46 формирования адреса элемента 6 задержки и элементов 61-16l-3 памяти блока 19 памяти в исходное состояние и получения полустрочной частоты делителя 32 строчной частоты формирователя 3 интервалов времени. Импульс также поступает на вход формирователя 5 кода синхрониза. ции, представляющего собой мультиплексор, который за время этого импульса вырабатывает специальные кодовые посылки, обозначающие начало строки, В канал связи эти посылки передаются первым блоком 4 коммутации через шифратор 20. Аналого-цифровой преобразователь 27 блока 2 аналого-цифрового преобразования преобразует входной аналоговый сигнал в цифровую форму. Семиразрядный параллельный код поступает на выход блока 2 аналого-цифрового преобразования с тактовой частотой, задаваемой тактовым генератором 29 (фиг. 17а). Формирователь 30 коротких импульсов вырабатывает короткие импульсы (фиг.. 15б) из тактовой частоты, которая поступает на второй тактовый выход. Эти импульсы поступают на первый: тактовый выход и служат для запуска блока 46 формирова,ния адреса элемента 6 задержки, для получения полутактовой частоты импульсами с первого второго, третьего, четвертого, пятого и седьмого выходов (фиг. 15 г-з). Шестой выход цифровой линии 33 задержки(фиг. 15и,к) служит для установки в исходное состояние элементов 65 памяти первого блока 21 разрешения записи элементов (фиг, 17в,и) 69 памяти второго блока

22 разрешения записи (фиг. 18а,ж) и элементов 75 и 76 памяти блока 24 пилот-сигнала. Выходами полутактовой и полустрочной частоты формирователя

3 являются выходы 38 и.37. Блок 6 задержки записывает информацию о состоянии разрядов с выхода блока 2 аналого-цифрового преобразования во время отрицательной полуволны на управляющем входе блока 6 задержки и разрешает считывать информацию во время положительной палуволны. Таким образом, на входах суммирующего регистра 7 памяти одновременно имеется информация о J-й строки с выхода блока 6 задержки и информация о (j+I )-й строке с выхода блока 2 аналого-цифрового преобразования ° Управляющие сигналы на первом, втором и третьих входах суммирующего регистра 7 (фиг, Iба,б,в) объединяясь на элементах ИЛИ 50 и 51 (фиг. Iбг,д), посредством блока 52 разрешения записи, разрешающего за пись в элемент 54 памяти (фиг. 16з), состоящий из набора триггеров, по сихроимпульсу (фиг. Iби,к) записывают четные отсчеты j-й строки и нечетные отсчеты (j+I)-й строки (фиг. Iбе,ж).

Одновременно комбинации сигналов на управляющих входах третьего и четвертого регистров 10 и 11 памяти, которые состоят из линейки D-триггеров, позволяет записать в них по синхроимпульсу соответственно семь разрядов нечетных отсчетов )-й строки с выхода блока 2 аналого-цифрового преобразования и три младших разряда четных отсчетов ()+й)-й строки с выхода блока 6 задержки. Информация с выхода суммирующего регистра 7 памяти последовательно переписывается в первый и второй регистры 8 и 9 памяти. Таким образом, одновременно имеется информация об (i-1)-ом, i-ом (х+1)-ом отсчетах j-й строки (соответственно во втором и третьем регистрах 9 и 10 памяти и в суммирующем регистре 7 памяти), i-ом отсчете (j +I)-й строки (в первом регистре 8 памяти) и трех младших разрядах (i-1)-го отсчета (j +I)-й строки (в . четвертом регистре 11 памяти). Первыми входами суммирующего регистра

7, первого и второго регистров 8 и

56259 8

9 памяти являются выходы всех семи разрядов кода, вторыми выходами суммирующего регистра 7 и первого регистра 8 и первым выходом третьего 10

5 .и выходом четвертого 11 регистров, памяти являются выходы трех младших разрядов.

Информация в канал связи передает I0 ся на место четных отсчетов j-й строки и нечетных отсчетов ()+1)-й строки. Если второй блок 14 сравнения, на входы которого поступают по четыре старших разряда со второго выхода .суммирующего регистра 7 и первого выхода второго регистра 9 памяти, говорит о наличии изменения символа хотя бы в одном из разрядов, то в (i-I)-ом отсчете j-й строки передается информация об истинных значениях четырех старших разрядов исходного кода первым блоком 4 коммутации, второй вход которого соединен с первым выходом второго регистра 9 памяти

25 посредством блоков 39, 42 — 44 выбора разряда кодов канала, которые состоят из элементов ИЛИ-НЕ 40-1

40-3, объединенных на элементе ИЛИНЕ 40-4, и блока 45 памяти кода ка нала. Одновременно эта же информация

-через блок 66 совпадения первого блока 21 разрешения записи (фиг. 17ж) записывается через элементы ИЛИ 60-1

60-4 в элементы 61-1 памяти четырех

35 старших разрядов кода первого блока

19 памяти. Младшие разряды первого блока 19 памяти устанавливаются в соответствии с принятым алгоритмом элементами установки младших разрядов

5 7-1 — 5 7-2 блока 1 8 управления памятью. Элементы 56-1 — 56-6 запрета выбирают самый старший из разрядов, в котором произошло изменение при за-. писи четырех старших разрядов кода, 45 для чего выходы элементов 61-1 — 61-3 ,памяти первого 19 блока памяти дифференцируются цифровыми дифференцирующими элементами 62-1 и 62-2 и подаются на входы элементов 56-1 - 56-6 за50 прета. Выходы элементов 57-1 — 57-2 установки младших разрядов заведены на входы триггеров элементов 61-2 и

61-3 памяти таким образом, что при изменении старшего из изменившихся

55 разрядов 0 — . 1 младшие Разряды ус» танавливаются в 0 и наоборот. В i-ом отсчете (j+I)-й строки передается информация об истинном состоянии четырех разрядов исходного кода блоком

13562

70 разрешения второго блока 22 разрешения записи (фиг. 186,ж), выход которой соединен с четвертым входом первого блока 4 коммутации. Одновременно эта же информация записывается

5 в элементы 61-1 - 61-3 памяти через элементы ИЛИ 60-1 первого блока 19 памяти, а все более младшие разряды устанавливаются по цепи: первый блок

19 памятй - блок 18 управления памятью - первый блок 1 9 памяти. В этой ситуации на третий управляющий вход блока 24 пилот-сигнала поступает уровень логической единицы с выхода l 5 второго блока 14 сравнения (фиг. 9г) и посредством элементов ИЛИ-НЕ 72 и

74 в элементы памяти 75 и 76 записывается кодовая комбинация 00 (фиг, 19а,ж,з), а посредством элемен- 20 тов ИЛИ-НЕ 79 и 80, ИЛИ 81 и элемента НЕ 78 эта комбинация передается в канал связи последовательно один бит в одном отсчете, другой в другом (фиг. 196,в,и).

Если второй блок !4 сравнения го-. ворит об отсутствии изменений, то производится дополнительное сравнение в третьем блоке 15 сравнения, на вхо- 30 ды которого подаются четыре старших разряда со второго выхода второго регистра 9 памяти, При этом в (i-1)ом отсчете 1-й строки передается информация об истинном состоянии четырех старших разрядов этого отсчета

35 как и в предыдущем случае. И если на первом выходе третьего блока 15 сравнения, который состоит из объединенных по ИЛИ элементов ИСКЛ10ЧАЮЩЕЕ ИЛИ, уровень логического нуля (отсутствие изменений) то в первом блоке 21 разрешения записи на-элементе И 64 происходит совпадение соответствующих сигналов (фиг. 176, г,д, е, з )

45 и триггер элемента памяти 65 разрешает запись через блок 67 совпадения (фиг. 17и) в первый блок 19 памяти кроме старших разрядов, которые были записаны через блок 66 совпадения двух следующих по старшенству разрядов. Одновременно эти же два разряда записываются в блок 23 памяти младших разрядов, который представляет собой два D — триггера, и с его выхода

55 в следующем отсчете информация об этих разрядах передается в канал связи первым блоком 4 коммутации, третий вход которого соединен с выходом

59 10 блока 23 памяти. младших разрядов. При этом совпадение сигналов на управляющих входах элемента И 68 второго блока 22 разрешения записи (фиг. 18в,г,д,е) переводит триггер элемента 69 памяти в другое состояние (фиг. 18ж) и запрещает прохождение сигнала через второй блок 22 разрешения записи. Вместе с информацией о двух младших разрядах в i-ом отсчете (,)+1)-й строки передается информация об изменении символа младших разрядов

i-го отсчета (1+1) — и строки относительно (i-1)-ro отсчета 1-й строки. для этого в третьем блоке 25 разрешения записи на элементе ИЛИ-НЕ 83 происходит совпадение сигналов от второго 14 и третьего 15 блоков. сравнения сигнала с синхровхода и полутактовой частоты (фиг. 20б,д,е,ж), триггер элемента 86 памяти, предварительно установленный импульсом с установочного входа (фиг. 20г), переходит в другое состояние (фиг, 20и), и сигнал с выхода элемента ИЛИ 89 разрешает (фиг. 20м) через второй блок 12 коммутации, элементы ИЛИ-НЕ 101-1, 101-4 сравнение трех младших разрядов второго регистра 9 памяти и первого блока !9 памяти в первом блоке 13 сравнения, Информация о всех изменениях поступает на вход блока 17 выбора передаваемых символов, который посредством элементов ИЛИ-НЕ/ИЛИ (17-1 и 17-2) выбирает старший из изменившихся разрядов, а затем посредством блоков 58-1 — 58-6 выбора установки младших разрядов блока 18 управления памятью устанавливает младшие разряды в соответствующее состояние по принятому алгоритму, Шифратор 20 кодирует номер изменившегося разряда двоичным кодом и переходит в канал связи первым блоком 4 коммутации.

При этом блок 24 пилот-сигнала выбирает дополнительную кодовую комбинацию 11 (фиг. 19r,д,и) и передает ее в канал связи. Поскольку в (i+1)-ом отсчете j-й строки нет необходимости передавать информацию об этом отсчете она повторяет (i--1)-й отсчет этой же строки), то во время этого отсчета передается: информация о предыдущих отсчетах. Совпадение сигналов на входах элемента ИЛИ-НЕ/ИЛИ (93) третьего блока 25 разрешения записи разрешает (фиг. 20а,б,з,п) сравнение трех младших разрядов первого блока

11

13

19 памяти и четвертого регистра 11 памяти ((-I)-й отсчет J-й строки и (i-1)-й отсчет (J+I)-й строки) в первом блоке 13 сравнения. Блок 17 выбора передаваемых символов выбирает самый старший из изменившихся разрядов, а шифратор 20 кодирует его номер. Информация с выхода шифратора, записывается через элементы ИЛИ-НЕ

102-1 и 102-3 и элементы ИЛИ 103-1 и 103-2 в элементы 104-1 и 104-2 памяти второго блока 26 памяти. Аналогично элементы ИЛИ-НЕ/ИЛИ (92) третьего блока 25 разрешения записи разрешают сравнение (фиг. 20з,к) в первом блоке 13 сравнения младших разрядов первого блока 19 памяти и третьего регистра 10 памяти через второй блок 12 коммутации ((i-I)-й и

i-й отсчеты J-й строки). Результат сравнения через блок 17 выбора передаваемых символов и шифратор 20 записывается во второй блок 12 памяти.

При этом на элементе ИЛИ 97 третьего блока 25 разрешения записи формируется сигнал запрета (фиг. 20л), запрещающий установку младших разрядов первого блока 19 памяти, а элементы

ИЛИ-НЕ 90 и 91 формируют сигнал, разрешающий считывать информацию из второго блока 25 памяти в первый блок 4 коммутации (фиг. 20р) во время (i-1)-го отсчета.

Если третий блок 15 сравнения говорит о наличии изменений хотя бы в одном из четырех старших разрядов, то работа устройства определяется четвертым блоком 16 сравнения, на вход которого поданы четыре старших разряда с первых выходов второго 9 и третьего 10 регистров памяти. Эта ситуация определяется элементом И 68 второго блока 22 разрешения записи, и триггер элемента памяти 69 разрешает запись информации четырех старших разрядах в первый блок 19 памяти в i-ом отсчете, которая передается в канал связи первым блоком 4 коммутации. Выходной сигнал четвертого блока 16 сравнения служит для формирования дополнительных кодовых комбинаций в блоке 24 пилот-сигнала. Если четвертый блок 16 сравнения говорит о наличии изменений, то вырабатывается дополнительная кодовая комбинация 10 (фиг. 19г,д,е,ж,з), в противном случае вырабатывается дополнительная кодовая комбинация Ol. Кроме того, сов56259

12 падение сигналов на элементе ИЛИ-НЕ

82 третьего блока 25 разрешения записи в обоих случаях переводит в другое состояние триггер элемента .5

85 памяти, которыи своим выходом (фиг. 20д,е,н,о) совместно с сигналом разрешения, формируемым на элементах

ИЛИ-НЕ 94, 95, 96 (фиг. 20п), разрешает запись во второй блок 26 памяти двух младших разрядов (i--1)-го отсчета J-й строки (элементы 104-1 и

104-2) и двух младших разрядов i-ro отсчета (j +I)-й строки (элементы

104-3 и 104-4), которые по сигналу разрешения (фиг. 20р) записываются в первый блок. 4 коммутации в (i+I)-ом отсчете. Одновременно через элементы

ИЛИ-НЕ 105-1 и 105-2 второго блока 26 памяти они записываются в первый блок 19 памяти в своих отсчетах.

Вся поступающая на входы первого блока 4 коммутации информация записывается в блок 45 памяти кода кана25 ла по синхроимпульсу (фиг. 20в) и с его выхода считывается на выход устройства для кодирования телевизионных сигналов.

При использовании предлагаемого

З устройства при том же количестве передаваемой информации значительно уменьшаются искажения восстановительного телевизионного сигнала при передаче малоконтрастных изменений яркости (в + 1-ом отсчете передается ин35 формация о младших разрядах передаваемых отсчетов).

Формула из обр ет ения

Устройство для кодирования телевизионных сигналов, содержащее блок установки опорного уровня и блок аналого-цифрового преобразования, входы которых объединены и являются входом устройства, последовательно соединенные блок задержки, суммирующий регистр памяти, первый регистр памяти, второй регистр памяти, последовательно соединенные первый блок сравнения, блок выбора передаваемых сим50 волов, блок управления памятью и первый блок памяти, первый выход которого соединен с другим входом первого блока сравнения, а второй выход — с вторым входом блока управления памятью, а также первый и второй блоки коммутации, второй, третий и четвертый блоки сравнения, формирователь кода синхронизации, первый и второй блоки разрешения записи, )4

56259

)з 13 блок пилот-сигнала, блок памяти младших разрядов, шифратор и третий регистр памяти, при этом установочный вход первого блока памяти объединен с входом формирователя кода синхронизации, с установочными входами блока задержки и формирователя интервалов времени и соединен с выходом блока установки опорного уровня, выход формирователя кода синхронизации соединен с первым входом шифратора, второй вход которого соединен с другим выходом блока выбора передаваемых символов, а выход соединен с первым сигнальным входом первого блока коммутации, выход которого является выходом устройства, первый тактовый выход блока аналого-цифрового преобразования соединен с тактовыми входами блока задержки и формирователя интервалов времени, прямой и инверсный выходы полустрочной частоты и выход полутактовой частоты которого соединены соответственно с управляющим входом блока задержки, с первыми управляющими входами третьего регистра памяти и суммирующего регистра памяти, инверсный выход полутактовой частоты соединен с первым управляющим входом первого блока коммутации, с вторыми управляющими входами третьего регистра памяти и суммирующего регистра памяти и с первым управляющим входом второго блока разрешения записи, третий управляющий вход суммирующего регистра памяти соединен с вторым управляющим входом первого блока коммутации, с первыми управляющими входами блока памяти младших разрядов, первого блока разрешения записи, блока пилот-сигнала и соединен с инверсным выходом полутактовой частоты формирователя интервалов времени, первый сигнальный выхоц которого соединен q синхровходами первого блока коммутации, третьего регистра памяти и суммирующего регистра памяти, второй сигнальный выход — с синхровходом первого регистра памяти.

1 третий сигнальный выход — с синхровходом второго регистра памяти, четвертый сигнальный выход — с синхровходами блока пилот-сигнала и первого и второго блоков разрешения записи, пятый сигнальный выход - с синхровходами первого блока памяти и блока памяти младших разрядов, шестой сигнальный выход — с установочными входами блока пилот-сигнала и первого и второго блоков разрешения записи, второй выход суммирующего регистра памяти соединен с первым входом вто5 рого блока сравнения, второи выход первого регистра памяти — с первым входом третьего блока сравнения, первый выход второго регистра памя10 ти — с вторыми входами второго и третьего блоков сравнения, с первым входом четвертого блока сравнения, с вторым сигнальным входом первого бло. ка коммутации и с сигнальными входа15 ми первого и второго блоков разрешения записи, второй вход четвертого блока сравнения соединен с первым выходом третьего регистра памяти, а выход — с вторым управляющим входом блока пилот-сигнала, выход второго блока сравнения соединен с вторыми управляющими входами первого и второго блоков разрешения записи и с третьим управляющим входом блока пи 5 лот-сигнала, четвертый управляющий вход которого объединен с третьим управляющим входом второго блока разрешения записи и соединен с первым выходом третьего блока сравнения, втоЗО второй вход которого соединен с третьим управляющим входом, первого блока разрешения записи, первый и второй выходы первого блока разрешения записи соединены соответственно с вторым сигнальным входом и с третьим входом

35 первого блока памяти и с сигнальным входом блока памяти млацших разрядов выход которого соединен с третьим сигнальным входом первого блока коммутации, а выход второго блока разрешения записи соединен с четвертыми сигнальными входами первого блока памяти и первого блока коммутации, пятый сигнальный вход которого соединен

45 с выходом блока пилот-сигнала о т—

Р л и ч а ю щ е е с я тем, что, с целью увеличения объема кодируемой информации, введены второй блок памяти, третий блок разрешения записи и

50 четвертый регистр памяти, при этом сигнальный выход блока аналого-цифрового преобразования соединен с сигнальными входами блока задержки, третьего регистра памяти и вторым сиг"

55 нальным входом суммирующего регистра памяти, выход блока задержки соединен с сигнальным входом четвертого регистра памяти, первый управляющий вход которого соединен с прямым выходом

)35625 полустрочной частоты формирователя интервалов времени, второй управляющий вход — с инверсным выходом полутактовой частоты формирователя интер5 валов времени, а синхровход — с вторым сигнальным выходом формирователя интервалов времени, первый, второй и третий сигнальные входы второго блока коммутации соединены соответственно с выходом второго регистра памяти, объединенного с первым сигнальным входом второго блока памяти, с выходами четвертого и третьего регистров па-. мяти, с первого по пятый сигнальные входы третьего блока разрешения записи соединены соответственно с выходом второго блока сравнения, с первым и вторым выходами третьего блока сравнения, с инверсным выходом полутактовой частоты формирователя интервалов времени и вторым тактовым выходом аналого-цифрового преобразователя, синхровход и установочный вход третьего блока разрешения записи соединены 2б соответственно с четвертым и пятым сигнальными выходами формирователя интервалов времени, первый выход соединен с первым управляющим входом

9 l6 второго блока коммутации, второй выход - с вторым управляющим входом второго блока коммутации и первым управляющим входом второго блока памяти, третий выход — с третьим управляющим входом второго блока коммутации и вторым управляющим входом второго блока памяти, четвертый выход— с управляющим входом блока управления памятью, пятый выход - с третьим управляющим входом второго блока памяти, шестой выход — с четвертым управляющим входом второго блока памяти, а седьмой выход - с третьим управляющим входом первого блока коммутации, синхровход второго блока памяти соединен с седьмым сигнальным выходом формирователя интервалов вре" мени, второй сигнальный вход второго блока памяти соединен с выходом шифратора, а первый и второй выходысоответственно с пятым сигнальным входом первого блока памяти и шестым сигнальным входом первого входа коммутации, а вход второго блока коммутации соединен с вторьм входом первого блока сравнения.

135б259

1356259

Уие. 7

135б259

l356259

1356259

Юиг. 1б

1356259 г фиГ 77 д е

К л

Фиг. ZO

Заказ 5814/56

Составитель Э. Борисов

Редактор Т. Парфенова Техреду.Ходанич Корректор M. Иаксимишинец

Тираж 636 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, )К-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

t

t

t т

1

t

1