Устройство для контроля блоков оперативной памяти

Устройство для контроля блоков оперативной памяти

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано для контроля в динамическом режиме оперативных запоминающих устройств (ОЗУ) с произвольной выборкой. Целью изобретения является повышение достоверности контроля . Устройство содержит блок 1 управления , блок 3 памяти адресов, блок 4 памяти слов, счетчик 8 записи, счетчик 9 чтения, счетчик 10 математических ожиданий , первый 11 и второй 12 генераторы случайных чисел, сумматор 13, коммутатор 2 адреса, коммутатор 14 данных, блок 23 сравнения, первую 5 и вторую 6 группы элементов И, элементы ИЛИ 21, 22, элементы И 17-20, элементы НЕ 15, 16. В устройстве реализуется тестовый контроль ОЗУ по алгоритму, заключающийся в том, что в ячейки ОЗУ с адресами, определяемыми нормальным законом распределения , записываются случайные числа, которые при последующем воспроизведении сравниваются с числами-эталонами. Для сохранения текущего массива случайных адресов и чисел используются соответственно блок памяти адресов и блок памяти слов. 3 ил. i (Л со ел 00 со дикацин . ФОТ. 7

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (50 4 G 11 С 29 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

Ю

С0

СЮ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4020169/24-24 (22) 12.02.86 (46) 07.12.87. Бюл. № 45 (72) М. В. Соков, Л. Д. Макарова и А. В. Пчелинцев (53) 681.327.6 (088.8) (56) Авторское свидетельство СССР № 526952, кл. G 11 С 29/00, 1974.

Авторское свидетельство СССР № 619968, кл. G 11 С 29/00, 1977. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

БЛОКОВ ОПЕРАТИВНОЙ ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано для контроля в динамическом режиме оперативных запоминающих устройств (ОЗУ) с произвольной выборкой. Целью изобретения является повышение достоверности контроля. Устройство содержит блок 1 управ„.SUÄÄ1358003 A1 ления, блок 3 памяти адресов, блок 4 памяти слов, счетчик 8 записи, счетчик 9 чтения, счетчик 10 математических ожиданий, первый 11 и второй 12 генераторы случайных чисел, сумматор 13, коммутатор

2 адреса, коммутатор 14 данных, блок 23 сравнения, первую 5 и вторую 6 группы элементов И, элементы ИЛИ 21, 22, элементы И 17-20, элементы НЕ 15, 16.

В устройстве реализуется тестовый контроль

ОЗУ по алгоритму, заключающийся в том, что в ячейки ОЗУ с адресами, определяемыми нормальным законом распределения, записываются случайные числа, которые при последующем воспроизведении сравниваются с числами-эталонами. Для сохранения текущего массива случайных адресов и чисел используются соответственно блок памяти адресов и блок памяти слов. 3 ил.

1358003!

Изобретение относится к вычислительной технике и может быть испопьзовано для контроля в динамическом режиме оперативных запоминающих устройств (ОЗУ) с произвольной выборкой.

Цель изобретения — повышение достоверности контроля.

На фиг. 1 представлена схема устройства для контроля блоков оперативной памяти; на фиг. 2 и 3 — схема блока управления.

Устройство (фиг. 1) содержит блок 1 управления, коммутатор 2 адреса, блок 3 памяти адресов, блок 4 памяти слов, первую 5 и вторую 6 группы элементов И, элемент ИЛИ 7, счетчик 8 записи, счетчик

9 чтения, счетчик 10 математических ожиданий, первый 11 и второй 12 генераторы случайных чисел, сумматор 13, коммутатор 14 данных, элементы НЕ 15 и 16, элементы И 17 — 20, элементы ИЛИ 21 и 22, блок 23 сравнения, блок 24 индикаторных регистров, выходы 25 — 32 и вход 33 блока 1 управления.

Блок управления (фиг. 2) содержит генератор 34 синхроимпульсов, элемент

И-ИЛИ 35, элемент КЕ 36, элемент И 37, триггер 38, счетчик 39, мультиплексор 40, Григгер 41, элемент И-ИЛИ 42, триггеры

43 и 44, элемент И-ИЛИ 45, триггер 46, мультиплексор 47, тумблерный регистр 48, триггер 49, элемент И 50, триггеры 51 — 53, элемент 54 индикации, элемент И 55, элемент 56 индикации, триггер 57, элементы И-НЕ 58 и 59, элементы НЕ 60 и 61, связи 62-66.

Позицией 67 обозначен проверяемый блок оперативной памяти.

Устройство работает следующим образом.

Смысл проверки блока памяти устройст вом контроля состоит в том, что в ячейке с адресами, определяемыми нормальным законом распределения, записываются случайные числа, которые при последующем воспроизведении сравниваются с числомэталоном. Формирование адресов, соответствующих нормальному закону распределения, осуществляется с помощью генератора

1! случайных чисел, счетчика 10 математических ожиданий и сумматора 13 адреса.

Сохранение текущего массива случайных адресов осуществляется в блоке 3 памяти адресов. Тестовая информация, записываемая в проверяемый блок памяти, представляет собой последовательность случайных чисел, формируемых генератором 12 случайных чисел. Сохранение текущего массива эталонных информационных кодов организовано в блоке памяти слов. Функции сохранения текущих значений адресов для обращения к блокам 3 и 4 памяти и вычисления следующих адресов обращения в блоки 3 и 4 памяти возложены на счетчики 8 и 9. При этом счетчик 8 записи формирует код адреса при записи информации в проверяемый блок 67 памяти

На выходе счетчика 39 образуются шесть ,опорных частот, которые подаются на входы

4g D1 — D7 мультиплексоров 40 и 47. На входы Dl подана серия синхросигналов УС2, а на входы DO — логическая единица. В зависимости от положения первой и второй групп переключателей ПК1 — ПКЗ и ПК4—

ПК6 тумблерного регистра 48 выходы муль4 типлексоров 40 и 47 коммутируются с их соответствующими входами, т. е. на выход мультиплексора подается либо серия синхроимпульсов УС2, либо одна из шести опорных частот с выходов счетчика 39.

При нулевом положении переключателей прохождение опорных частот через соответствующий мультиплексор перекрывается.

К выходам мультиплексоров 40 и 47 подключены входы синхронизируемых формирователей импульсов, служащих для получения сигналов управления триггером 38 режима работы (триггером записи — воспроизведения) . Оба формирователя представляют собой синхронизированные одновибраторы на триггерах типа D, запуск ко5

1О !

2 и в блоки 3 и 4 памяти, а счетчик

9 чтения — при воспроизведении из них.

Блоки 3 и 4 памяти, счетчики 8 и 9 и логические элементы 5 — 7 образуют стек с дисциплиной выборки «первым пришел-первым ушел».

Блок 23 сравнения обеспечивает поразрядное сравнение информации, воспроизводимой из проверяемого блока 67 памяти, с эталонной информацией, поступающей из блока 4 памяти слов.

Блок 1 управления вырабатывает последовательность управляющих сигналов, синхронизирующих работу устройства. Схема блока управления обеспечивает выдачу чередующихся обращений записи и воспроизведения к проверяемому блоку 67 памяти.

Кратность чередования обращений двух данных типов Коо, равная отношению числа обращений записи Noae к числу обращений воспроизведения Х--., задается схемой блока управления, состоящей из двоичного 6-разрядного счетчика 39, двух синхронизируемых формирователей, построенных на триггерах 41, 43, 44 и 46 с двумя логическими коммутаторами 2И-ЗИ-ИЛИ 42 и 45, управляемых переключателем ЧТ)ЗП/

/ЧТ(ЗП.

Данная схема обеспечивает при установке переключателя в положение 4Т)ЗП ступенчатое изменение величины Коор. в диапазоне от 1 до /127 и в положении

4Т(ЗП вЂ” в диапазоне от 1 до 127.

При этом частота обращений F к проверяемому блоку памяти может меняться в диапазоне от F до F/128, где F — частота следования синхроимпульсов (С l, С2), формируемых генератором 34. Период следования синхроимпульсов равен минимальному времени обращения, допустимому для проверяемого блока памяти.

1358003

3 торых обеспечивается всякий раз при поступлении восходящего фронта импульса опорной частоты. Триггеры второй ступени (43 и 46) синхронизируются сигналами синхронизации С1.

В том случае, если фронты импульсов, образуемых на выходе мультиплексоров 40 и 47, не совпадают во времени, на выходах триггеров 43 и 46 формируются сигналы, последовательно устанавливающие триггер 38 в состояние записи или воспроизведения.

Если же происходит совпадение фронтов импульсов опорных частот, т. е. одновременно в единичное состояние устанавливаются триггеры 41 и 44, приоритетная схема, состоящая из логических элементов 2И-ЗИИЛИ 42 и 45, обеспечивает в зависимости от положения переключателя ПК9

4Т ЗП/4Т(ЗП установку в единичное состояние только одного из триггеров 43 и 46, что равносильно исполнению обращения, имеющего больший приоритет.

Например, при установке на переключателях ПК1 — ПКЗ кода 100 (2), на переключателях ПК4 — ПК6 кода 010(2) и нахождении переключателя 4Т)ЗП/4Т(ЗП в положении 4Т)ЗП на каждое обращение записи выполняется семь обращений воспроизведений.

В то же время при установке на переключателях ПК! — ПКЗ кода 010, на переключателях ПК4 — ПК6 кода 100 и переключении тумблера 4Т)ЗП/4Т(ЗП в положение 4Т(ЗП на каждое обращение воспроизведения выполняется семь обращений записи.

Таким образом, путем установки соответствующих кодов на переключателях тумблерного регистра и переключения в необходимое положение тумблера 4Т)ЗП/4Т(ЗП можно задать необходимую величину

Кобр. В то же время, устанавливая на переключателях ПК1 — ПКЗ код 000(2), а на переключателях ПК4 — ПК6, отличный от нулевого, можно задать режим постоянного воспроизведения с частотой обращения, определяемой состоянием переключателей ПК4

ПК 6, Устанавливая нулевой код на переключателях ПК4 — ПК6, можно задать режим постоянной записи с частотой обращения, определяемой состоянием переключателей ПК1 — ПКЗ.

Схема блока управления позволяет устанавливать как многократный, так и однократный режимы работы устройства. Управление осуществляется с помощью переключателя ПК7 «однократно», установленного в блоке управления. При многократном режиме работы на выход логического коммутатора 35 поступает серия синхронизирующих импульсов С2 от генератора 34 синхроимпульсов. При одновременном режиме работы на выходе коммутатора 35 формируется одиночный импульс, синхрон4 ный с импульсом ОИ2, образующимся на соответствующих выходах схемы формирования одиночных импульсов, состоящей из триггеров 51 и 52, элемента И 50 и кнопки

«Шаг». Триггер 53 определяет установку устройства в состояние «Пуск» либо в состояние «Стоп» и управляется кнопками

«Пуск» и «Стоп» переключателем «Однократно», а также сигналом с выхода триггера 57 ошибки.

1О Триггер 57 ошибки устанавливается в единичное состояние в том случае, если при воспроизведении информации из проверяемого блока памяти блоком 23 сравнения зафиксировано несоответствие воспроизводимого и эталонного кодов. Триггер 57 управляется переключателем ПК8 «Блокир. ош.», во включенном положении принудительно поддерживающем его нулевое состояние, и кнопкой «Сброс ош.».

Проверка блоков памяти с помощью

20 устройства организована следующим образом. блоком 1 управления формируется последовательность операций записи и воспроизведения с заданной величиной кратности обращений Кобр, и в соответствии с этим вырабатываются сигналы управляющие

2 работой основных блоков устройства. Дополнительные блоки 3 и 4 памяти имеют стековую организацию, причем имеются два указателя стека: счетчик 8 записи и счетчик 9 чтения, коды адреса которых мульЗ0 типлексируются в соответствии с видом обращения (запись или воспроизведение) с помощью коммутатора, состоящего из логических элементов 5 — 7 (фиг. 1) . При выполнении операции записи адресный и информационный коды, транслируемые с выходов генераторов 11 и 12 случайных чисел, записываются по адресу, содержащемуся в счетчике 8, в блоки 3 и 4 памяти, а также через элементы 17, 19, 21, 22 подаются на входы проверяемого блока 67 памяти.

40 При последующей операции записи процесс повторяется с той разницей, что запись в блоки 3 и 4 памяти происходит по адресу, увеличенному на единицу по сравнению с адресом предыдуще45 го обращения.

В том случае, если выполняется операция воспроизведения, элементы 17 и 19 закрывают прохождение информации, в то же время открываются элементы 18 и 20, обеспечивая прохождение информации от

5р блоков 3 и 4 памяти, причем с выходов блока 3 транслируется адрес к проверяемому блоку памяти, а с выходов блока 4 выдается соответствующее данному адресу информационное слово. Адрес обращения к дополнительным блокам памяти в теЫ чение операции воспроизведения выдается с выходов счетчика 9 чтения. Информация, воспроизводимая из проверяемого блока 67 памяти, поступает на блок 23 сравнения, 1358003

5. где производится ее поразрядное сравнение с эталонной информацией, выдаваемой из блока 4 памяти. При этом адрес обращения к проверяемому блоку 67 памяти равен содержимому соответствующей ячейки блока 3 памяти. При несравнении кодов происходит перевод устройства в состояние «Стоп» с индикацией признака ошибки и фиксацией состояния индикаторных регистров. При нажатии переключателя «Блокир. ош.» ПК8 остановка устройства не происходит.

В том случае, если в блоке управления задана величина Кобр больше единицы, т. е. количество обращений записи превосходит количество обращений воспроизведения, емкость дополнительных блоков памяти переполняется быстрее, чем происхо дит воспроизведение. Поэтому при обращениях воспроизведения выборка .тестовой информации производится только из части адресов, сформированных генератором 11 20 случайных чисел, счетчиком 10 математических ожиданий и сумматором 13 и зафиксированных в блоке 3 памяти.

Если же задана величина Кобр меньше единицы, происходит повторное многократное считывание информации из тех ячеек проверяемого блока 67 памяти, адреса которых накоплены в блоке 37.

Во избежание появления ложных ошибок, связанных с неупорядоченным исходным состоянием запоминающих элементов проверяемого блока 67 памяти, блоков 3 и 4 памяти, работу устройства контроля целесообразно начинать в режиме К б )1 с установкой переключателя ПК9 (фиг. 2) в положение 4Т(ЗП, так как в этом случае обеспечивается опережающая запись тестовой и адресной информации в блоки 67,3и4.

Формула изобретения

Устройство для контроля блоков оперативной памяти, содержащее блок управления, вход признака результата которого соединен с выходом блока сравнения, входы первой группы которого являются информационными входами устройства, первый гене- 45 ратор псевдослучайных чисел, счетчик математических ожиданий, сумматор, блок памяти адресов, коммутатор адреса и коммутатор данных, выходы которых являются

6 соответственно адресными и информационными выходами устройства, отличающееся тем, что, с целью повышения достоверности контроля, в устройство введены блок памяти слов, счетчик записи, счетчик чтения, первая и вторая группы элементов

И, группа элементов ИЛИ, второй генератор псевдослучайных чисел, причем счетные входы счетчиков записи и чтения соединены с соответствующими синхровыходами блока управления, выход пуска которого подключен к входам первого и второго генераторов псевдослучайных чисел, выходы первого из которых соединены с одними входами сумматора, другие входы которого подключены к выходам счетчика математических ожиданий, счетный вход которого соединен с выходом переполнения счетчика записи, информационные выходы которого подключены к одним входам элементов И первой группы, другие входы которых соединены с выходом записи блока управления, с одноизменными входами блока памяти адресов и блока памяти слов, являются выходом записи устройства и подключены к управляющим входам коммутатора адреса и коммутатора данных, информационные входы первой группы которого соединены с входами второй группы блока сравнения и с выходами блока памяти слов, информационные входы которого подключены к информационным входам второй группы коммутатора данных и к выходам второго генератора псевдослучайных чисел, адресные входы блоков памяти адресов и слов соединены с выходами элементов ИЛИ группы, первый и второй входы каждого из которых подключены к выходам соответствующих элементов И первой и второй групп., одни входы элементов И второй группы соединены с выходами счетчика чтения, а другие входы подключены к выходу чтения блока управления, первый выход выборки которого соединен с одноименными входами блоков памяти адресов и слов, второй ыход выборки и выход стробирования результата блока управления являются одновременно выходами устройства, выходы сумматора соединены с информационными входами первой группы коммутатора и с информационными входами блока памяти слов, выходы которого подключены к информационным входам второй группы коммутатора адреса.

1358003

1358003

Tayczu

Кн. Пуси

Составитель О. Исаев

Редактор В. Петраш Техред И. Верес Корректор И.Муска

Заказ 5507/52 Тираж 588 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий ! 13035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4