Преобразователь сдвига фазы в код скорости и ускорения

Преобразователь сдвига фазы в код скорости и ускорения

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области автоматики и вычислительной техники и может быть использовано для связи аналоговых источников информации с цифровым вычислительным устройством. С целью расширения области применения путем формирования кода модуля ускорения в преобразователь сдвига фазы в код скорости и ускорения, содержащий шины опорного и измерительного сигналов, шесть делителей частоты, два одновибратора, три триггера, три элемента И, элемент ИЛИ, формирователь тактовых импульсов, три формирователя импульсов, три синхронизатора , сумматор , регистр, счетчик , введены два регистра, арифметико-логический блок (АЛБ), три одновибратора, четыре триггера, два элемента И, два элемента ИЛИ, дешифратор и второй формирователь тактовых импульсов. При отсутствии перемещения измерительного сигнала относительно опорного количество импульсов, поступающих на суммирующий и вычитающий входы счетчика, одинаково. При равномерном перемещении измерительного сигнала относительно опорного количество импульсов, переписываемых в два регистра, одинаково. При наличии разгона, торможения или реверса количество импульсов, переписываемых из счетчика в регистры, различно и пропорционально изменению частоты в каждом отсчетном периоде. При этом для разгона и торможения код ускорения определяется в АЛБ как разность кодов в регистрах, а для реверса - как сумма кодов регистров за отсчетньш период. Максимальная угловая скорость изменения фазы составляет за половину периода опорного сигнала . 2 ил. с (Л 00 СП ро о ю 05

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4055697/24-24 (22) 14.04.86 (46) О?.12,87. Бюл. Ф 45 (72) А.П.Степанов, С.А.Степанов и О.Н.Масленников (53) 681.325 (088.8) (56) Авторское свидетельство СССР

11 488242, кл. G 08 С 9/00, 1974.

Авторское свидетельство СССР

В 1272509, кл. Н 03 М 1/64, 1985. (54) ПРЕОБРАЗОВАТЕЛЬ СДВИГА ФАЗЫ В

КОД СКОРОСТИ И УСКОРЕНИЯ (57) Изобретение относится к области автоматики и вычислительной техники и может быть использовано для связи аналоговых источников информации с цифровым вычислительным устройством.

С целью расширения области применения путем формирования кода модуля ускорения в преобразователь сдвига фазы в код скорости и ускорения, содержащий шины опорного и измерительного сигналов, шесть делителей частоты, два одновибратора, три триггера, три элемента И, элемент ИЛИ, формирователь тактовых импульсов, три формирователя импульсов, три синхро„„SU 1358096 А1 (51) 4 Н 03 M i/64 // С 01 Р 15/00 низатора, сумматор, регистр, счетчик, введены два регистра, арифметико-логический блок (АЛБ), три одновибратора, четыре триггера, два элемента И, два элемента ИЛИ, дешифратор и второй формирователь тактовых импульсов. При отсутствии перемещения измерительного сигнала относительно опорного количество импульсов, поступающих на суммирующий и вычитающий входы счетчика, одинаково. При равномерном перемещении измерительного сигнала относительно опорного количество импульсов, переписываемых в два регистра, одинаково. При наличии разгона, торможения или реверса количество импульсов, переписываемых из счетчика в регистры, различно и пропорционально изменению частоты в каждом отсчетном периоде, При этом для разгона и торможения код ускорения определяется в АЛБ как разность кодов в регистрах, а для реверса— как сумма кодов регистров за отсчетный период. Максимальная угловая скорость изменения фазы составляет К /2 за половину периода опорного сигнала. 2 ил.

1 1358096 2

Изобретение относится к автомати ке и вычислительной технике и может быть использовано для связи аналоговых источников информации с цифровым 5 вычислительным устройством.

Цель изобретения — расширение области применения преобразователя путем формирбвания кода модуля ускорения. 10

На фиг.1 представлена структурная схема преобразователя; на фиг,2— временная диаграмма его работы.

Преобразователь содержит шины 1 и 2 соответственно опорного и измерительного сигналов, делители 3-6 частоты, одновибраторы 7-9, триггер

10, формирователь 11 тактовых импульсов, счетчик 12 импульсов, регистры 13 и 14, арифметико-логический блок (АЛБ) 15, регистр 16, элементы И 17 и 18, элементы ИЛИ 19, делитель 20 частоты, дешифратор 21, триггер 22, одновибраторы 23 и 24, элементы ИЛИ 25, триггер 26, формиро- 25 ватели 27-29 импульсов, триггеры 3032, синхронизаторы 33-35, элементы

И 36-38, сумматор 39, делитель 40 частоты, элемент ИЛИ 41, генератор

42 импульсов, формирователь 43 такто- 30 вых импульсов. Сумматор 39 имеет выходы "Сумма" 44 и "Перенос" 45. АЛБ имеет информационные входы 46 и 47 для кода А и кода В соответственно.

Преобразователь работает следующим образом.

Формирователь 43 тактовых импульсов формирует две последовательности чередующихся тактовых импульсов (THi и ТИ2)„ длительность которых равна длительности импульсов генератора 42 импульсов, а частота на его выходах вдвое ниже частоты генератора 42, Импульсы последовательности ТИ2 подаются на входы синхронизаторов 34 45 и 35 и на вход элемента И 36, а импульсы последовательности ТИ1 — на входы элементов И 37 и 38 и на вход синхронизатора 33. Формирователи 27 и 28 формируют короткие импульсы 50 (фиг.2в,г) в момент изменения входных сигналов (фиг.2а,б) от отрицательного значения в положительное, а формирователь 29 наоборот (фиг ° 2д)IIpH изменении входного сигнала от по- 55 ложительного значения к отрицательному (фиг.2б). Триггеры 30-32, выходной сигнал с которых подается на соответствующие входы синхронизаторов 33-35, обеспечивают прохождение целых импульсов через элементы И 36-38 при подаче на одни входы триггеров

30-32 импульсов с соответствующих формирователей 27-29, на их другие входы — импульсов переноса с выходов делителей 3-5 соответственно. На выходах элементов И 36-38 получаются пачки импульсов (фиг.2е,ж,з) при количестве импульсов в пачках, равном коэффициенту деления делителей 3-5.

Частота генератора 42 импульсов и коэффициент деления делителей 3-5 при заданной частоте опорного сигнала выбираются исходя из требуемой дискретности преобразования фазы и временной дискретности отсчета скорости и ускорения.

Сигнал с выхода элемента И 36 (фиг.2е) подается на вычитающий вход счетчика 12 импульсов. Сигналы с элементов И 37 и 38 (фиг.2ж,з) подаются на суммирующие входы сумматора 39.

Сигнал с одного выхода 44 сумматора

39 подается на элемент ИЛИ 41 через делитель 40 частоты, имеющий коэффи-. циент деления 2, а с другого выхода

45 непосредственно. Результирующий сигнал с выхода элемента ИЛИ 41 (фиг.2и) подается на суммирующий вход счетчика 12 импульсов и представляет собой последовательность пачек отсчетных импульсов, следующих одна эа другой при частоте импульсов в пачках, равной f.

Сигнал (фиг.2к) с импульсного выхода делителя 3 поступает на вход делителя 6. Импульсами сигнала (фиг.2л) с импульсного выхода делителя 6 переписывается знак результата отсчета из счетчика 12 в триггер 22. Импульсы с импульсного выхода делителя,6 частоты импульсов через одновибратор 7 поступают на формирователь 11 тактовых импульсов, который формирует две последовательности чередующихся импульсов, длительность которых равна длительности импульсов с одновибратора 7, а частота на его выходах вдвое меньше частоты выходных импульсов делителя 6.

Эти импульсы поступают на управляющие входы регистров 13 и 14 и переписывают поочередно в них результат отсчета разностного счетчика 12 импульсов.

Импульсы с выхода одновибратора 7 через одновибратор 8 обеспечивают

1358096 сброс в ноль счетчика 12 импульсов.

Импульсы с одновибраторов 7 и 8 занимают промежуток времени между импульсами ТИ1 и ТИ2.

При отсутствии изменения фазы измерительного сигнала относительно опорного при любом их взаимном расположении (фиг.26) количество импульсов, поступающих на суммирующий и вычитающий входы счетчика 12 импульсов, одинаково и результат отсчета, который переписывается в регистры 13 и 14, не изменяется. При изменении фазы измерительного сигнала относительно опорного (фиг.2б), соответствующем отставанию фазы в сигнале, с выхода элемента ИЛИ 41 (фиг.2и) этому изменению фазы соответствует отсутствие импульсов, и на суммирующий вход счетчика 12 импульсов поступает меньшее количество импульсов, чем на

его вычитающий. Результат отсчета, переписываемый в регистры 13 и 14, соответствует изменению фазы со знаком имнус, переписываемым из счетчика 12 в регистр 22 импульсом с импульсного выхода делителя 6 частоты.

При изменении фазы измерительного сигнала относительно опорного, соответствующему опережению фазы, в сигнале с элемента ИЛИ 41 этому изменению фазы соответствует двойное количество импульсов (фиг ° 2и) и на суммирующий вход счетчика 12 импульсов поступает большее количество импульсов, чем на его вычитающий. Результат отсчета, переписываемый в регистры 13 и 14, соответствует изменению фазы со знаком плюс, переписываемому из счетчика 12 импульсов в триггер 22 импульсом с импульсного выхода делителя 6 частоты.

При отсутствии перемещения измерительного сигнала относительно опорного количество импульсов с элементов И 36 и ИЛИ 41, поступающих на вычитающий и суммирующий входы счетчика 12 импульсов, одинаково. Результаты отсчетов в регистрах 13 и 14 равны нулю.

При равномерном перемещении измерительного сигнала относительно опорного в сторону опережения или отставания в счетчике 12 импульсов за время измерения накапливается число,пропорциональное скорости перемещения фазы измерительного сигнала относительно опорного. При этом числа, по5

10 очередно переписываемые в регистры

13 и 14, равны между собой.

При наличии разгона, торможения или реверса результат отсчета, поочередно переписываемый из счетчика 12 импульсов в регистры 13 и 14 импульсами с формирователя 11 тактовых импульсов, различен и пропорционален девиации частоты в каждом отсчетном периоде.

При этом для разгона и торможения код ускорения определяется как разность кодов регистров 13 и 14, а для реверса код ускорения определяется как сумма кодов регистров 13 и 14 за отсчетный период.

Сигналы с информационных выходов регистров 13 и 14 поступают на инФормационные входы 46 и 7 AJAR 15.

При реализации АЛБ 15 арифметической функции А-Б, когда код числа с регистра 13 больше или равен коду числа с регистра 14, на информацион25 ных выходах АЛБ 15 выделяется разность кодов, а на его выходе "Перенос" — уровень лог. "1". Уровень-лог, "1" с выхода "Перенос" поступает на D-вход триггера 10, на С-вход

З0 которого поступает импульс с одновибратора 8. Поц действием этого импульса триггер 10 устанавливается в единичное состояние и обеспечивает прохождение импульса с одновибратора 9

35 через элем н ы И 17 и 19 на Уп. равляющий вход регистра 16 и P-вход триггера 26. При этом переписывается результат с информационных выходов

АЛБ 15 в регистр 16 и триггер 26 по

40 управляющим входам АЛБ 15, подтверждает выполнение им функции А-Б.

При реализации АЛБ 15 арифметической функции А-Б, когда код числа с регистра 13 меньше кода числа с ре45 гистра 14, на информационных выходах

АЛБ 15 выделяется разность кодов в дополнительном коде, а на его выходе

"Перенос" — уровень лог. "0" . При этом под действием импульса с одновибратора 8 триггер 10 устанавливается в нулевое состояние и обеспечивает прохождение импульсов THi через элемент И 18 на вход делителя 20 и на входы сдвига регистров 13 и 14. По55 разрядно соединенный дешифратор 21. с делителем 20 выделяет на своих выходах импульсы и и 2п, где n — номер импульса, равный количеству разрядов регистра 13 и 14. На момент достиже1358096

30 ния п-ro импульса на первом выходе, дешифратора 21 коды н регистрах 13 и 14 сдвигаются и меняются местами, и-й импульс с первого вьжода дешифратора 21 через элемент ИЛИ 19 поступает на управляющий вход регистра

16 и R-вход триггера 26, переписывая результат с информационных выходов

АЛБ 15 в регистр 16, подтверждая состояние триггера 26, обеспечивающий на управляющих входах АЛБ 15 выполнение арифметической .функции А-Б.

По достижении количества импульсов на входе делителя 20, равного 2п, коды на регистрах 13 и 14 возвращаются в исходное состояние, а импульс, соответствующий 2п, с второго выхода дешифратора 21 устанавливает триггер

10 н единичное состояние по входу.

При реализации АЛБ 15 арифмеТической функции А-Б, что соответствует только изменению направления перемещения измерительного сигнала относительно опорного, триггер 22 переключается с приходом импульса с импульсного выхода делителя б частоты. Одновибраторы 23 и 24 формируют на своих выходах импульсы: один при изменении сигнала на входе с лог."0" на лог."1", а другой — с лог. "1" на лог. "0", которые через элемент ИЛИ 25 устанавливают триггер 26 в единичное состояние по третьему входу, обеспечивая

АЛБ 15 реализацию функции А-Б.

Арифметическая операция А-Б выполняется АЛБ 15 аналогично выполнению арифметической функции А-Б, независимо от состояния сигнала лог.

"0" или лог. "i" на его выходе "Перенос", так как А+Б = Б+А, Максимальная угловая скорость изменения фазы в преобразователе определяется как максимально допустимое изменение фазы измерительного сигнала, равное 7/2 за время Т-2 опорного сигнала.

Предлагаемый преобразователь может найти широкое применение для контроля и регулирования в фазовых системах ЧПУ, например для контроля управляющих программ, записанных на магнитной ленте на соответствие данных ускорений постпроцессора и данных координатных значений ускорений на станках с ЧПУ. формула изобретения

Преобразователь сдвига фазы в код скорости и ускорения, содержащий первый формирователь импульсов, вход которого соединен с шиной опорного сигнала, второй и третий формирователи импульсов, нходы которых соединены с шиной измерительного сигнала, выходы первого, второго и третьего формирователей импульсов подключены к первым входам соответственно первого, второго и третьего триггеров, ныходы которых подключены к первым входам соответственно первого, второго и третьего синхронизаторов, выходы первого, второго и третьего синхронизаторов подключены к первым входам соответственно первого, второго и третьего элементов И, выходы которых подключены к входам соответственно первого, второго и третьего делителей частоты, генератор импульсов, первый формирователь тактовых импульсов, один выход которого подключен к вторым входам первого синхронизатора, второго и третьего элементов И, а другой вьжод — к вторым входам первого элемента И, второго и третьего синхронизаторов, выходы второго и третьего элементов И под ключены к входам сумматора, один выход которого через четвертый делитель частоты, а другой непосредственно подключены к входам первого элемента

ИЛИ, выходы первых элемента И и ИЛИ подключены соответственно к первому и второму информационным входам счетчика импульсов, группа выходов котоI рого подключена к информационным входам первого регистра, выход первого делителя частоты подключен к

40 входу пятого делителя частоты пер вый одновибратор, выход которого подключен к входу второго одновибратора, шестой делитель частоты, о тл и ч а ю шийся тем, что, с це4 лью расширения области применения преобразователя, в него введены второй и третий регистры, арифметикологический блок, третий, четвертый и пятый одновибраторы, четвертый, пятый и шестой триггеры, четвертый

50 и пятый элементы И, второй и третий элементы ИЛИ, дешифратор и второй формирователь тактоньж импульсов, выход первого одновибратора подклю55 чен к входу второго формирователя . тактовых импульсов, первый и второй выходы которого подключены к первым управляющим входам первого и второго регистров соответственно, выход нто20 рого одновибратора подключен к установочному входу счетчика импульсов, к входу третьего одновибратора и к управляющему входу четвертого триг5 гера, выход третьего одновибратора и первый выход четвертого триггера подключены к входам четвертого элемента

И, один выход первого формирователя тактовых импульсов и второй выход четвертого триггера подключены к входам пятого элемента И, выход которого подключен к входу шестого делителя частоты и вторым управляющим входам первого и второго регистров, выходы шестого делителя частоты подключены к входам дешифратора, первый выход которого и выход четвертого элемента И подключены к входам второго элемента ИЛИ, выход которого подключен к управляющему входу третьего регистра и одному входу пятого триггера, выход знакового разряда счетчика импульсов подключен к информационному входу шестого триггера, а группа выходов счетчика импульсов подключена к информационным входам второго регистра, выходы первого и второго регистров подключены к первой и второй группам информационных входов арифметика-логического блока, первый и второй управляющие входы которого подключены к первому и второму выходам пятого триггера соответственно, информационные выходы подключены к информационным вко дам третьего регистра, а выход переноса подключен к информационному входу четвертого триггера, второй выход дешифратора подключен к установочному входу четвертого триггера, выход старшего разряда первого регистра подключен к последовательному входу второго регистра, а выход старшего разряда второго регистра подключен к последовательному входу первого регистра, выход пятого делителя частоты подключен к управляющему входу шестого триггера, выходы которого через четвертый и пятый одновибраторы соответственно подключены к входам третьего элемента ИЛИ, выход третьего . элемента ИЛИ подключен к другому входу пятого триггера, выходы первого, второго и третьего делителей частоты подключены к вторым входам соответственно первого, второго и третьего триггеров, выход генератора импульсов соединен с входом первого фор мирова тел я тактовых имп уль сов.

135 809á г д

Составитель M.Ñèäîðîâà

Техред M.Õoäàíè÷

Редактор Н.Бобкова

Корректор M.Ìàêñèìèøèíåö

Заказ б009/57 Тираж 900

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, r, Ужгород, ул. Проектная, 4