Динамическое полупроводниковое запоминающее устройство

Динамическое полупроводниковое запоминающее устройство

Реферат

 

Изобретение относится к вычислительной и измерительной технике, а именно к запоминающим устройствам электронных вычислительных машин. Целью изобретения является повышение быстродействия при записи и считывании. Динамическое полупроводниковое запоминающее устройство может работать в режиме обращения (во время которого регенерация заблокирована), в режиме регенерации, если нет обращений, и в режиме прерывания регенерации, если обращение поступило во время регенерации. Устройство содержит блок памяти, регистр адреса, счетчик адреса, формирователь импульсов регенерации, формирователь смены адреса регенерации, и формирователь сигналов управления, формирователь сигналов выбора кристалла, формирователь сигналов считывания, элементы И, ИЛИ, НЕ, 1 ил.

Изобретение относится к вычислительной и измерительной технике, а именно к запоминающим устройствам электронных вычислительных машин и измерительных приборов. Целью изобретения является повышение быстродействия записи и считывания. На чертеже изображена функциональная схема динамического полупроводникового запоминающего устройства. Устройство содержит блок 1 памяти, регистр 2 адреса, счетчик 3 адреса, коммутатор 4, группу логических элементов И 5, формирователь 6 импульсов регенерации, формирователь 7 задержки сигнала обращения, формирователь 8 импульсов смены адреса регенерации, формирователь 9 сигналов управления, формирователь 10 сигнала выбора кристалла, формирователь 11 сигнала считывания, первый и второй элементы И НЕ 12 и 13, первый и второй элементы И 14 и 15, первый и второй элементы ИЛИ 16, 17, элемент И 18 (выполняющий функции элемента ИЛИ для отрицательных сигналов) и элемент НЕ 19. Режим записи в устройстве осуществляется подачей соответствующего разрешающего уровня напряжения на входную шину 20 "Запись" устройства, в режим считывания подачей соответствующего разрешающего уровня напряжения на входную шину 21 "Чтение" устройства. Информация для записи в блок 1 памяти поступает на входные информационные шины 22 устройства, а информация, считанная с блока 1 памяти, поступает на выходные информационные шины 23 устройства. Динамическое полупроводниковое запоминающее устройство может работать в режимах записи или чтения, во время которых заблокирован формирователь 6 импульсов регенерации, в режиме регенерации в случае отсутствия обращений к блоку 1 памяти по записи или считыванию и в режиме прерывания регенерации при условии, что очередное обращение к блоку 1 памяти поступило на устройство во время цикла регенерации. Цикл записи информации в устройстве осуществляется следующим образом. Сигнал записи поступает на входную шину 20 "Запись". По этому сигналу на выходе элемента ИЛИ 17 формируется сигнал обращения к блоку 1 памяти, поступающий на управляющий вход регистра 2 адреса для обеспечения приема соответствующего кода адреса, по которому должна происходить запись данных на информационные входы 24 блока 1 памяти с входных информационных шин 22 устройства. Одновременно сигнал обращения с выхода элемента ИЛИ 17 поступает на управляющий вход коммутатора 4 для коммутации кода адреса из регистра 2 адреса в блок 1 памяти, на инверсный вход элемента И 15 для блокировки на время записи прохождения сигнала с формирователя 8 импульсов смены адреса регенерации, на элемент НЕ 19 для блокировки работы формирователя 6 импульсов регенерации на время записи и на вход формирователя 7 задержки сигнала обращения. Формирователь 7 задержки сигнала обращения по переднему фронту сигнала обращения формирует импульс, например, положительной полярности, который с его выхода через элемент И НЕ 12, на первом входе которого установлен высокий уровень напряжения, поступает на первый вход элемента И - НЕ 13. Однако импульс с формирователя 7 задержки сигнала обращения в этот период времени не пройдет через элемент И НЕ 13, поскольку на его втором входе установлен низкий запрещающий уровень напряжения со второго выхода формирователя 9 сигналов управления. Формирователь 10 сигнала выбора кристалла запускается по заднему фронту импульса от формирователя 7 задержки сигнала обращения. Сигнал с инверсного выхода формирователя 10 сигнала выбора кристалла поступает на вход 25 выбора кристалла блока 1 памяти, сигнал с прямого выхода формирователя 10 сигнала выбора кристалла через открытый в режиме записи элемент И 14 на первый вход формирователя 9 сигналов управления и включает его. Формирователь 9 сигналов управления вырабатывает управляющие сигналы, один из которых непосредственно, а второй через элемент ИЛИ 16 поступает соответственно на вход 26 записи-считывания и вход 27 управления блока 1 памяти. Формирователь 11 сигнала считывания в режиме записи не работает, а сигнал запись-считывание на первом выходе формирователя 9 сигналов управления вырабатывается только в режиме записи по разрешению с выхода элемента И 14. Далее сигнал со второго выхода формирователя 9 сигналов управления через элемент И НЕ 13 поступает на второй вход формирователя 9 сигналов управления и по заднему фронту выключает его. Элемент И НЕ 13 в это время открыт по первому входу разрешающим высоким уровнем напряжения с выхода элемента И НЕ 12, так как на втором входе элемента И НЕ 12 к началу формирования сигнала со второго выхода формирователя 9 сигналов управления выставлен низкий уровень напряжения вследствие того, что сигнал с формирователя 7 задержки сигнала обращения к этому моменту уже закончился. Сигнал со второго выхода формирователя 9 сигналов управления также поступает на формирователь 8 импульсов смены адреса регенерации, который срабатывает по заднему фронту поступившего положительного сигнала и вырабатывает сигнал на изменение кода адреса регенерации в счетчике 3 адреса. Однако в режиме записи этот сигнал на счетный вход счетчика 3 адреса через элемент И 15 не поступит, так как элемент И 15 в это время заблокирован по инверсному входу. По сформированным в устройстве сигналам, поступающим соответственно на вход 27 управления, вход 25 выбора кристалла и вход 26 записи-считывания блока 1 памяти, происходит запись данных по некоторому адресу в блок 1 памяти. Цикл считывания информации производится следующим образом. Сигнал считывания поступает на входную шину 21 "Чтение". По этому сигналу на выходе элемента ИЛИ 17 как и в режиме записи, формируется сигнал обращения. Сигнал обращения поступит на коммутатор 4 для коммутации кода адреса, на регистр 2 адреса для приема соответствующего кода адреса, по которому должны быть считаны данные из блока 1 памяти, на инверсный вход элемента И 15 для блокировки на время считывания работы счетчика 3 адреса и на элемент НЕ 19 для блокировки работы формирователя 6 импульсов регенерации на время считывания. Формирователь 10 сигнала выбора кристалла формирует сигнал с задержкой относительно переднего фронта сигнала обращения, равной длительности сигнала, формируемого формирователем 7 задержки сигнала обращения. Сигнал с инверсного выхода формирователя 10 сигнала выбора кристалла поступает на вход 25 выбора кристалла блока 1 памяти, а через элемент И 18 на первый вход формирователя 9 сигналов управления, на втором выходе которого формируется сигнал управления. При этом сигнал записи-считывания для блока 1 памяти формирователем 9 сигналов управления не формируется из-за блокировки элемента И 14 по второму входу от сигнала по входной шине 20 "Запись". Далее, как и при записи информации, сигнал со второго выхода формирователя 9 сигналов управления поступает через второй элемент И НЕ 13 на второй вход формирователя 9 сигналов управления и выключает его. Положительный импульс напряжения, сформированный на втором выходе формирователя 9 сигналов управления, поступает на первый вход элемента ИЛИ 16, на второй вход которого поступает сигнал с формирователя 11 сигнал считывания. Формирователь 11 сигнала считывания срабатывает по заднему фронту сигнала с формирователя 10 сигнала выбора кристалла и выpабатывает сигнал чтения для группы элементов И 5. При этом формирователь 11 сигнала считывания срабатывает с задержкой, равной длительности сигнала с формирователя 10 сигнала выбора кристалла, которая равна времени выборки элементов памяти в блоке 1 памяти, а именно времени задержки выставления данных на информационных выходах 28 блока 1 памяти относительно переднего фронта сигнала, поступающего на вход 27 управления блока 12 памяти. Формирователь 11 сигнала считывания стробируется по первому входу сигналом по входной шине 21 "Чтение" и работает только в режиме чтения. Цикл регенерации обеспечивается в устройстве следующим образом. Импульсы регенерации с инверсного выхода формирователя 6 импульсов регенерации поступают на первый вход элемента И НЕ 12 и через элемент И 18 на первый вход формирователя 9 сигналов управления. Поскольку в этот в этот период времени формирователь 7 задержки сигнала обращения не работает, элемент И НЕ 12 по второму входу закрыт. Следовательно, импульсы регенерации через элементы И НЕ 12 в цикле регенерации не поступают на первый вход элемента И НЕ 13. Сигналы регенерации, пройдя через элемент И 18, по заднему фронту запускают формирователь 9 сигналов управления. Как и при записи и считывании формирователь 9 сигналов управления вырабатывает управляющий сигнал, который через элемент ИЛИ 16 поступает на вход 27 управления блока 1 памяти, а через элемент И НЕ 13 осуществляет сброс формирователя 9 сигналов управления. В этот период времени элемент И НЕ 13 открыт по первому входу разрешающим уровнем напряжения с выхода элемента И НЕ 12. По управляющему сигналу, поступающему на вход 27 управления блока 1 памяти, происходит регенерация информации во всех ячейках памяти той строки блока 1 памяти, адрес которой с выходов счетчика 3 адреса поступает через коммутатор 4 на адресные входы 29 блока 1 памяти. В конце цикла регенерации по заднему фронту сигнала со второго выхода формирователя 9 сигналов управления срабатывает формирователь 8 импульсов смены адреса регенерации. Сигнал с выхода формирователя 8 импульсов смены адреса регенерации через открытый по инверсному входу элемент И 15 поступает на счетный вход счетчика 3 адреса, прибавляя "1" к текущему коду адреса регенерации, что обеспечивает в последующем цикле регенерации осуществление режима регенерации для последующей строки блока 1 памяти. В цикле регенерации ввиду отсутствия сигнала обращения на выходе элемента ИЛИ 17 коммутатор 4 обеспечивает передачу адресных кодов от счетчика 3 адреса и блокировку их с регистра 2 адреса. Если внешний сигнал обращения при записи или считывании поступает в тот момент, когда цикл регенерации для некоторой строки блока 1 памяти уже начался, то регенерация прерывается и проводится цикл обращения к блоку 1 памяти, после которого вновь повторится прерванный цикл регенерации для указанной ранее строки блока 1 памяти. Прерывание цикла регенерации происходит следующим образом. При подаче сигнала по входной шине 20 "Запись" или 21 "Чтение" во время цикла регенерации на выходе элемента ИЛИ 17 формируется сигнал обращения, поступающий на вход формирователя 7 задержки сигнала обращения. При этом положительный импульс с выхода формирователя 7 задержки сигнала обращения поступает на второй вход элемента И НЕ 12, на первом входе которого выставлен уже либо укороченный (обрезанный) отрицательный сигнал регенерации с инверсного с выхода формирователя 6 импульсов регенерации, заблокированного сигналом обращения с выхода элемента НЕ 19, либо pазpешающий высокий уровень напряжения (если укороченный сигнал с формирователя 6 импульсов регенерации уже закончился). Поэтому через элемент И НЕ 12 проходит либо укороченный сигнал с формирователя 6 импульсов регенерации, либо сигнал с формирователя 7 задержки сигнала обращения, и поступает на первый вход элемента И НЕ 13, на втором входе которого уже выставлен высокий уровень напряжения со второго выхода формирователя 9 сигналов управления, сформированного от импульса регенерации, поступившего на первый вход формирователя 9 сигналов управления через элемент И 18 от формирователя 6 импульсов регенерации. Следовательно, вышеупомянутый сигнал с выхода элемента И НЕ 12 проходит через элемент И НЕ 13 и осуществляет выключение по второму входу формирователя 9 сигналов управления, а следовательно, и снятие с блока 1 памяти сигнала на входе 27 управления. По окончании сигнала с формирователя 7 задержки сигнала обращения в устройстве вырабатываются управляющие сигналы, обеспечивающие выполнение в зависимости от входных сигналов либо режима записи, либо режима чтения. Сигнал с выхода формирователя 7 задержки сигнала обращения задает интервал времени от момента сброса сигнала регенерации до начала сигнала обращения. При этом сигнал изменения кода адреса регенерации с выхода формирователя 8 импульсов смены адресов регенерации, который формируется по заднему фронту прерванного сигнала регенерации, не поступает на счетный вход счетчика 3 адресов через элемент И 15, так как в этот момент времени на инверсном входе элемента И 15 уже выставлен блокирующий сигнал обращения с выхода элемента ИЛИ 17. После окончания сигнала обращения (окончания режима записи или чтения) блокировка с формирователя 6 импульсов регенерации снимается и осуществляется повторная регенерация по прежнему адресу, т.е. по адресу прерванной регенерации.

Формула изобретения

Динамическое полупроводниковое запоминающее устройство, содержащее блок памяти, информационные входы которого соединены с входными информационными шинами устройства, информационные выходы соответственно с первыми входами группы элементов И, выходы которых соединены с выходными информационными шинами устройства, адресные входы блока памяти соединены с выходами коммутатора, вход управления с выходом первого элемента ИЛИ, вход выбора кристалла с инверсным выходом формирователя сигнала выбора кристалла, а вход записи-считывания с первым выходом формирователя сигналов управления, второй выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого подключен к объединенным вторым входам группы элементов И и выходу формирователя сигнала считывания, причем первый вход формирователя сигнала считывания соединен с первым входом второго элемента ИЛИ и входной шиной "Чтение" устройства, а второй вход соединен с прямым выходом формирователя сигнала выборки кристалла и первым входом первого элемента И, выход которого соединен с первым входом формирователя сигналов управления, а второй вход подключен к второму входу второго элемента ИЛИ и к входной шине "Запись" устройства, причем выход второго элемента ИЛИ соединен с управляющими входами регистра адреса и коммутатора, первая и вторая группы входов которого соедииены соответственно с информационными выходами регистра адреса и счетчика адреса, а также формирователь импульсов регенерации, отличающееся тем, что, с целью повышения быстродействия при записи и считывании, в него введены формирователь импульсов смены адреса регенерации, формирователь задержки сигнала обращения, элемент НЕ, второй и третий элементы И и первый и второй элементы И-НЕ, выход третьего элемента И соединен с первым входом формирователя сигналов управления, первый вход с инверсным выходом формирователя сигнала выбора кристалла, а второй вход с инверсным выходом формирователя импульсов регенерации и первым входом первого элемента И-НЕ, второй вход которого соединен с выходом формирователя задержки сигнала обращения и входом формирователя сигнала выборки кристалла, а выход с первым входом второго элемента И-НЕ, выход которого подключен к второму входу форформирователя сигналов управления, а второй вход к первому входу первого элемента ИЛИ и входу формирователя импульсов смены адреса регенерации, выход которого соединен с прямым входом второго элемента И, выход которого подключен к счетному входу счетчика адреса, а инверсный вход к выходу второго элемента ИЛИ, входу формирователя задержки сигнала обращения и входу элемента НЕ, выход которого соединен с управляющим входом формирователя импульсов регенерации.

РИСУНКИ

Рисунок 1

MM4A Досрочное прекращение действия патента Российской Федерации на изобретение из-за неуплаты в установленный срок пошлины за поддержание патента в силе

Номер и год публикации бюллетеня: 36-2000

Извещение опубликовано: 27.12.2000