Устройство для деления кодов "золотой" пропорции

Устройство для деления кодов "золотой" пропорции

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники и может быть использовано при построении специализированных цифровых вычислительных систем. Цель изобретения - повышение производительности за счет возможности одновременного выполнения операции деления над несколькими парами операндов. Устройство для деления кодов золотой пропорции содержит регистры 1, 2 делимого и делителя, регистры 3, 4 сдвига делимого и делителя , блок 5 управления и п блоков 6 определения значений разрядов частот-- ного с соответствующими связями. Каждьй из п блоков 6 определения значений разрядов частного содержит первый узел 7 задержки, вычитатель 8, .BTpjjoM узел 9 задержки, элемент ИЛИ 10, коммутатор 11, триггер 12 .и третий узел 13 задержки с соответствующими связями. Устройство вьшолняет операцию деления двух кодов золотой пропорции путем последовательного вычитания двух операндов , поступающих старшими разрядами вперед. 3 ил. i (Л оо 05 сд 4 4; Й/г/

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

А1 (19) (111 (511 4 G 06 F 7/49

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4062926/24-24 (22) 29, 04. 86 (46) 23.12.87. Бюл. Р 47 (72) А.П. Стахов, В.А.Лужецкий, А.И.Черняк и В.П.Малиночка (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 744564, кл, G 06 Р 7/49, 1978.

Авторское свидетельство СССР

У 1151955s кл. G 06 .F 7/49, 1983. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ КОДОВ

"ЗОЛОТОЙ" ПРОПОРЦИИ (57) Изобретение относится к области вычислительной техники и может быть использовано при построении специализированных цифровых вычислительных систем, Цель изобретения — повьппение производительности эа счет возможности одновременного выполнения oneрации деления над несколькими парами операндов. Устройство для деления кодов "золотой" пропорции содержит регистры 1, 2 делимого и делителя, регистры 3, 4 сдвига делимого и делителя, блок 5 управления и и блоков б определения значений разрядов частотного с соответствующими связями. Каждый из и блоков б.определения значений разрядов частного содержит первый узел 7 задержки, вычитатель 8, второй узел 9 задержки, элемент ИЛИ

10, коммутатор 11, триггер 12 и третий узел 13 задержки с соответствующими связями. Устройство выполняет операцию деления двух кодов "золотой" пропорции путем последовательного вычитания двух операндов, поступающих старними разрядами вперед. 3 ил.

13

Изобретение относится к вычислительной технике и может быть использовано при построении специализированных цифровых вычислительных сис/ тем.

Цель изобретения — повышение производительности за счет воэможности одйовременного выполнения операции деления над несколькими парами операндов.

На фиг.l приведена функциональная схема устройства; на фиг.2— функциональная схема узла задержки; на фиг.3 — функциональная схема бло. ка управления.

Устройство для деления кодов "золотой" пропорции (фиг,1) содержит регистр 1 делимого, регистр 2 делителя, регистр 3 сдвига делимого, регистр 4 сдвига делителя, блок 5 управления и и блоков 6 определения значений разрядов частного (где и — разрядность операндов), каждый из которых содержит первый узел 7 задержки, информационный вход которого соединен с первым информационным входом вычитателя 8, второй информационный вход которого соединен с информационным входом второго узла 9 задержки и первым входом элемента ИЛИ 10, второй вход которого соединен с информационным входом первого узла 7 задержки, выход которого соединен с первым входом коммутатора 11, второй вход которого соединен с информационным выходом вычитателя 8, знаковый выход которого соединен с информационным входом триггера 12, тактовый вход которого соединен с выходом третьего узла

13 задержки, информационный вход которого соединен с выходом элемента

ИЛИ 10, инверсный выход триггера 12 соединен с управляющим входом коммутатора 11, тактовый вход первого узла 7 задержки соединен с тактовыми входами второго и третьего узлов 9 и 13 задержки и вычитателя 8, установочный вход первого узла 7 задержки соединен с установочными входами второго и третьего узлов 9 и 13 задержки, вычитателя 8 и триггера 12, устройство также содержит шину 14, делимого, шину 15 делителя, вход 16 синхронизации, вход 17 начальной установки, а каждый из и блоков 6 определения,.значений разрядов частного имеет первый и второй информационные .входы 18 и 19, соединенные соответст61544 венно с информационными входами вычитателя 8, синхровход 20, соединен10

55 ный с тактовым входом вычитателя 8., установочный вход 21, соединенный с установочным входом 22 вычитателя

8, первый выход 12, соединенный с выходом коммутатора 11, второй выход

23, соединенный с выходом второго узла 9 задержки и третий выход 24, соединенный с инверсным выходом триггера 12, причем вход 16 синхронизации устройства соединен с тактовыми входами регистров 3 и 4 сдвига делимого и делителя, блока 5 управления и с синхровходами 20 и блоков 6 определения значений разрядов частного, установочные входы 21 которых соединены соответственно с (2,...,и+1)- ми выходами блока 5 управления, первый выход которого соединен с входами разрешения записи регистров 1 и 2 делимого и делителя, второй выход блока 5 управления соединен с установочными входами регистров 3 и 4 сдвига делимого и делителя, информационные входы которых соединены соответственно с разрядными выходами регистрое

1 и 2 делимого и делителя, информационные входы регистра 1 делимого соединены соответственно с разрядами шины 14 делимого, информационные . входы регистра 2,делителя соединены соответственно с разрядами шины 15 делителя, установочный вход блока 5 управления соединен с входом 17 начальной установки, первый и второй информационные входы 18 и 19 п-го блока 6 определения значений разрядов частного соединены соответственно с первым и вторым выходами 22, 23 (i-1)-ro блока 6 определения значений разрядов частного (где

= 2,3,...,n), первый и второй информационные входы 18 и 19 первого блока 6 определения значений разрядов частного соединены соответственно с выходами регистров 3 и 4 сдвига делимого и делителя, третьи выходы 24п блоков 6 определения значений разрядов частного являются разрядными выходами устройства.

Узел 13 задержки (фиг.2) содержит четыре D-триггеры 25-28, входы установки в ноль которых соединены с установочным входом узла 13 задержки, тактовые входы первого, второго и третьего D-триггеров 25-27 узла 13 задержки соединены с его синхровхо3 13615 дом, информационный вход третьего Dтриггера 27 соединен с прямым выходом второго D-триггера 26, информационный вход которого соединен с пря5 мым выходом пЕрвого D-триггера 25, информационный вход которого является информационным входом узла 13 задержки, выход которого соединен с прямым выходом четвертого D-триггера 28, тактовый вход которого соединен с прямым выходом третьего D-триггера 27, а информационный вход — с шиной логической единицы.

Блок 5 управления (фиг.3) состоит 15 из (n+4) разрядного циклического сдви гового регистра 29, тактовый вход которого является тактовым входом блока 5 управления,. а вход начальной. установки регистра является установоч-:. 20 ным входом блока 5 управления, выход второго разряда регистра 29 соединен с первым выходом блока 5 управления, выходы каждого (4i) и разрядов регистра 29 соединены соответственно с 25 (2, .. °,n) выходами блока 5 управления, Устройство работает следующим образом. (на примере деления 12-тиразрядных кодов) 30

Кодделимого l 0100100001 1, Код делителя 0 1 0 1 0 0 1 1 0 1 0 О, 44 4 водится установка в начальное состояние блока 5.1 определения значений разрядов частного. При этом узел 7 задержки делимого, вычитатель 8 последовательных кодов, узел 9 задержки делителя, узел 13 задержки устанавливаются в нулевое состояние, а триггер 12 — в единичное состояние, на инверсном выходе триггера будет нулевое значение и коммутатор 11 подключает выход узла 7 задержки делимого к выходу 22 блока 6.1 определения значений разрядов частного, Через четыре такта сигналом с выхода 5.3 блока 5 управления устанав-, ливается в начальное состояние блок

6.2 определения значений разрядов частного и т.д.

Одновременно с поступлением синхроимпульсов на вход 16 устройства производится сдвиг вправо кодов делимого и делителя старшими разрядами вперед.

Таким образом, на входы 18 и 19 блока 6.1 определения значений pasрядов частного поступают последовательные коды делителя:

А = 1 0 1 0 0 1 0 0 0 0 1 1 и делимого

В=01 01 001 1 01 00 старшими разрядами вперед.

На шину 14 делимого поступает код делимого, на шину 16 делителя — код делителя. Импульс начальной установки, поступающий на вход 17, устанавливает первый разряд регистра 29 блока 5 управления в нулевое состояние, а остальные 13 разрядов — в единичное состояние. При поступлении син-. хроимпульсов на вход 16 в регистре 29 блока 5 управления движется циклический ноль. С приходом первого тактового импульса 3 ноль присутствует на выходе 5.1. блока 5 управления. По сигналу с этого выхода блока 5 управления происходит запись кода делимого с шины 14 в регистр 1 делимого а кода делителя с шины 15 — в регистр 2 делителя.

При появлении нулевого сигнала на выходе 5.1 блока 5 управления происходит запись параллельных кодов делимого иэ регистра делимого в регистр 3 сдвига делимого и делителя из регистра 2 делителя в регистр 4 сдвига делителя. Одновременно проиэ35 40 вычитателе 8 производится вычи тание кода делителя из кода делимого аи определение значения разряда частного

55!

А ° 1 О1 00100001 1

В 0101001 1 01 00

00100 такт

000!0 ттт

0 0 1 1 3 такт антк а

0 0 1 0 0,4 такт

0OIIII

10 1 011

0O I I I O 0!0! !0 1 01 O I I

00!!!0

10011 I

OIOIIO !

0!01!

OI O I I 0

13615

00000

1 такт

2 такт

3 такт

00000

0 0 110 0

4 такт

0001 0

00100

5 такт— знак

00000

1 такт

55

A=001001010!01

На третьем такте на втором выходе вычитателя 8 установится положительньй знак и задержанный на три такта после появления первой значащей единицы в кодах делимого или делителя импульс с выхода узла 13 задержки эа— пишет нулевое значение (положительный знак) в триггер 12. На инверсном выходе триггера появится единица, ко- 10 торая переключит коммутатор 11 таким образом, что он подключает первый выход вычитателя 8 к выходу 22 блока.

6.1 определения значений разрядов час.. тного. На . выход 22 бпока 6.1 посту- 15 пает последовательный код .первого. остатка А от вычитания делителя иэ де1 лимого„ который для блока 6.2 определения значенчй разрядов частпого будет являться кодом делимого, На вы- 20 ход 23 блока 6.1 поступает задержанньй на пять тактов (на один такт относительно кода на выходе 22 блока

6.1) последовательньй код делителя

Б . На выходе 24 блока 6,1 единичньй

1 потенциал свидетельствует, что старший разряд кода частного равен еди— нице.

TI вычитателе 8 блока 6.2 определения значений разрядов частного про изводится вычитание последовательного кода делителя В, иэ последовательно кода первого остатка А,.

A„=001 001 01 01 01

В,=001010011010

00000 2 такт ,00000 3 такт

0 0 0 0 0 4 та.кт

001,00 5 такт—

3 HBI<

На пятом такте на втором выходе вычитателя 8 остается отрицательный

1 знак и, задержанный на три такта после появления первой значащей единицы в кодах делителя В или первого ос1 татка А, импульс с выхода узла 13

f задержки запишет единичное значение (отрицательный знак) в триггер 12.

На инверсном выходе триггера останется нулевое значение, коммутатор 1.1 не переключится,. На выход 22 блока

6 ° 2 определения значений разрядов частного поступает последовательный код второго остатка с выхода узла 7

44 6 задержки делимого, который будет равен значению первого остатка А, задержанному на четыре такта. На выход 23 блока 6.2 поступает задержанный на один такт, относительно кода

А2 последовательный код делителя В °

На выходе 24 блока 6.2 нулевой потенциал свидетельствует, что второй разряд кода частного ранен нулю.

В вычитателе 8 блока 6,3 определения значений разрядов частного про-. изводится вычитание TocJIeäoâàòåëüíûõ кодов делителя В из второго остатка

A=000011010101

В =00010100110

001,:I 0 6 такт

В триггере 12 блока 6.3 олределения значений разрядов частного будет зафиксирован также отрицательный знак ° На выход 22 блока 6.3 поступает последовательный код третьего остакта, равный значению второго остатка А» задержанному на четыре такта, На выход 23 блока 6.3 поступает.задержанный на один такт относительно кода А последовательный код делите3 ля В . На выходе 24 блока 6.2 нулевой потенциал свидетельствует, что второй разряд кода частного равен нулю .

В вычитателе 8 блока 6. 4 определения значений разрядов частного производится вычитание последовательных кодов делителя В из третьего осЬ татка А>.

А 00 00 I,O I O I О

В 0000! О! 00! I О

0 О О О 0 1 такт

О 0 О О О 2 такт

О О 1,0 О 3 такт

000110 атакт

О О О I I О, а т кт9H8K +

001111

0 II 0 0 ! 0 ! !

1361544

1 001

0011

А4» 0 О О 0 1 0 !

Вак 000001 01

000 DO

00000

00000

0ООС00

1 такт

2 такт

3 такт

4 такт

0011D

0 1 1 01 1

11011

1 01 110

011011

I O I I I O

011 0 1 ! 0 I I I D

1 DOIII

001110, OI I D I 1

А„ О 0 О О 1 О 1 I О О

В триггере 12 блока 6.4 определения значений разрядов частного будет зафиксирован положительный знак.

В блоке 6.5 будет зафиксирован также положительный знак.

000100 5твкт

000110 Втакт

001011 7 к знак "+4

010110 !

01 111

l ll 0 1 1 0

DOOl l0

00101 1

Ol 0l 10

10 I 01 1

A 00000 I 0001 О

В блоке 6.6 будет зафиксирован также положительный знак.

А=000001 1 0001 0.

В=,0000001 0 1 001

0OOOD такт

00000 2 такт

0 DODO Вавка

О 0 0 О О 0 4 такт

ОООООО 5твкт

0,0.0 1 1 О 6 такт

О О О 1 I О 7 такт

О О I D I I В такт вкак !т"! I 01 IО

Ах400000001! 01 1

В блоке 647 будет зафиксирован отрицательный знак

Аа 00000001 1 01 1

В 0000000101 00

00000 такт

ООООО 2 такт

00000 Втак

00000 4 такт

00000 5 такт

00000 6 акт

О О О О О 7 так

О О О О О В такт

О О 1 О О 5 такт

00010 Iотакт квак

О D 1 1 I I такт, 20

В блоке 6.8 будет зафиксирован положительный знак.

А„к 0 О О О О О О 1 О 1 I в-oooooîîolî!o

00000 1 такт

ООООО 2твкт

00000 Втат

000000 4твкт

О D О 0 О D 5 такт

О О О О О О 6 такт

0000007такт

000100 8 такт

OD0110 Втвкт

00101 I Iотактзнак "+"

Ol 0l 10 1!такт

101111

1DOI I D

001 OI I

О

А 000000001 1 00

В блоке 649 будет зафиксирован положительный знак.

А ООООООООI!ОО

s-ooáoooooo

50 00000 1 такт

00000 2 такт

ОО 00 О 3 такт

000000 4такт

000000 5тахт

D00DDO 6 ат

000000 7 акт

0 0 О 0 0 О 8 такт

1361544

В блоке 6,12 будет зафиксирован отрицательный знак

000100 отака

O D O 1 1 О 10 та т

D О 1 О 1 1 1!так знак "т"

00 1110

О 1 1 О 11

Л-ÎÎÎÎÎООООО1 1

К блоке 6.10 также будет зафиксирован положительный знак.

Ад-ОООООООООО11

В,-ОООООООООО1О

00000 1 такт

DО0ОО 2 акт

00000 3 такт

0 0 0 0 0 0 4 такт

000000 бтакт, О O D 0 O D б такт

О D О О 0 О 7 такт

О О О О О О, 8 такт

О О О О О О 9 такт

О О О О О О .10такт

DDOD00 1! такт .

О О О 1 0 0. 12 такт

ODOI 10 13твкт знак "+"

001011 14так ,о

А1„ О О О О О 0 О О О О О О

5 в,„-оооооооооооо

Формула изобретения

Устройство для деления кодов "золотой" пропорции, содержащее регистры делимого и делителя, блок управления, причем первый выход блока управления соединен с входом разрешения записи регистра делимого, такто4р вый вход блока управления соединен с входом синхронизации устройства, установочный вход блока управления соединен с входом начальной установки устройства, о т л и ч а ю щ е е с я

45 тем, что, с целью повышения производительности за счет возможности одновременного выполнения операции деления над несколькими парами операндов, в него введены регистр сдвига

50 делимого, регистр сдвига делителя, и и блоков определения значений разрядов частного (где и — разрядность операндов), каждый из которых содержит вычитатель последовательных ко55 дов "золотой" пропорции, первый и второй информационные входы которого соединены соответственно с информационными входами первого и второго узлов задержки, первым и вторым вхоА,,а-OOOOOOOOOOOO

В блоке 6.11 будет зафиксирован отрицательный знак л -оооооооооооо

81.,0ако О О О О О О О О О О 1

00000 1 такт

00000 2 такт

00000 Зтакт

DO0OOO бтакт

О О О.О О О 3 такт

OOOODO бтвкт

О О О О 0 О 7 такт !

000000 Отакт

000000 9такт.

000000 IDтакт

ОООООО

0OOI 00 12твкв

О D О I О 13 такт

О D I О I I 14 такт вава

А1< 000000000000

А кк О О 0 О О О 0 О О 0 ΠΠ— анак "-"

Таким образом, на выходах 24 бло1р .ков 6.1...6.12 будет зафиксирован последовательный код:

1 0 0 1 1 1 0 1 1 1 0 0

Через каждых n+4 тактов цикл работы блока управления повторяется и, вслед за последовательными кодами первой пары делимого и делителя, через четыре такта поступают последовательные коды следующей пары делимого и делителя, 2p, Таким образом, при делении в потоковом режиме на предлагаемом устройстве для деления одной пары делимого и делителя требуется 5 и тактов, результат второй пары получает25 ея через n+4 тактов, результат треть ей .пары получается через n+4 тактов после получения результата второй и т.д. В общем случае, для деления одной п-разрядной пары делимого и де30 лителя, требуется п+4 тактов.

1l 136) 54 дами элемента ИЛИ и являются первым и вторым информационными входами блока определения значений разрядов частного синхровход которого соедиЭ

5 нен с тактовыми входами его первого, второго и третьего узлов задержки и вычитателя, установочный вход блока определения значений разрядов частного соединен с установочными входами его первого, второго и третьего узлов задержки, вычитателя и триггера, тактовый вход которого соединен с выходом третьего узла задержки, информационный вход которого соединен с выходом элемента ИЛИ, выход первого узла задержки соединен с первым входом коммутатора, второй вход которого соединен с информационным выходом вычитателя, знаковый выход 2о которого соединен с информационным входом триггера, инверсный выход которого соединен с управляющим входом коммутатора, выход которого соединен с первым выходом блока определения 25 значений разрядов частного, второй выход которого соединен с выходом второго узла задержки, а третий выход блока определения значений раз° рядов частного соединен с инверсным ЗО .выходом его триггера, причем вход синхро4 12 низации устройства соединен с тактовыми входами регистров сдвига делимого и делителя и с синхровходами и блоков определения значений разрядов частного, установочные входы которых соединены соответственно с выходами блока управления с второго по (и+1)-й, первый выход которого соединен с входом разрешения записи регистра делителя, а второй выход блока управления соединен с установочными входами регистров сдвига делимого и делителя, информационные входы которых соединены соответственно с разрядными выходами регистров делимого и делителя, первый и второй информационные входы i-го блока определения значений разрядов частного соединены соответственно с первым и вторым выходами (i-1)-го блока определения значений разрядов частного (где i=2, n), первый и второй информационные входы первого блока определения значений разрядов частного соединены соответственно с выходами регистров сдвига делимого и делителя, третьи выходы и блоков определения значений разрядов частного являются разрядными выходами устройства.

Фиг.2

1361544

Составитель В.Гусев

Редактор Н. Рогулич Техред А. Кравчук Корректор А.Обручар

Заказ 6291/48 . Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие,г.ужгород,ул.Проектная, 4