Цифровой функциональный преобразователь

Цифровой функциональный преобразователь

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано для вычисления сложных математических функций, в частности монотонно убьшающих нелинейных функций в быстродействующих специализированных вычислителях. Цель изобретения - расширение диапазона обрабатываемых величин за счет обеспечения работы с положительными и отрицательными значениями аргумента. Преобразователь содержит регистр 1 младших разрядов аргумента, регистр 2 старших разрядов аргумента, триггер 3 знака аргумента , мультиплексоры 4, 5, 6, 7, 8, блок 9 памяти коэффициентов, блок 10 гтамяти опорных значений функции, умножитель 11, сумматор 12, выходной регистр 13. Преобразователь реализует таблично-алгоритмический способ вычисления на основе линейной интерполяции . Аргументы функции представлены в дополнительном коде, что обеспечивает работу как с положительными , так и с отрицательньми числами. 1 ил. G S

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

<50 4 G 06 F 7 544

1 3

ГОСУДАРСТ8ЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4106096/24-24 (22) 20.05.86 (46) 23.12.87. Бюл. 11 - 47 (71) Институт проблем моделирования в энергетике АН УССР (72) М.В.Синьков, В.И.Щербаков и А.В.Савчук (53) 681,325(088.8) (56) Авторское свидетельство СССР

N - 1015375, кл. G 06 F 7/544, 1981.

Цифровые таблично-алгоритмические функциональные преобразователи с линейной интерполяцией — Электронное моделирование, 1985, У 1, с.57. (54) ЦИФРОВОЙ ФУНКЦИОНАЛЬН1И ПРЕОБРАЗОВАТЕЛЬ (57) Изобретение относится к вычислительной технике и может быть ис— пользовано для вычисления сложных математических функций, в частности монотонно убывающих нелинейных функций ю в быстродействующих специализированных вычислителях. Цель изобретения— расширение диапазона обрабатываемых величин за счет обеспечения работы с положительными и отрицательными значениями аргумента. Преобразователь содержит регистр 1 младших разрядов аргумента, регистр 2 старших разрядов аргумента, триггер 3 знака аргумента, мультиплексоры 4, 5, 6, 7, 8, блок 9 памяти коэффициентов, блок 10

-.,амяти опорных значений функции, умножитель 11, сумматор 12, выходной . регистр 13. Преобразователь реализует таблично-алгоритмический способ вычисления на основе линейной интерполяции. Аргументы функции представлены в дополнительном коде, что обеспечивает работу как с положительными, так и с отрицательными числами.

1 ил.

1361547

Изобретение относится к вычислительной технике и может быть использовано для вычисления монотонно убывающих нелинейных функций цифрового аргумента в быстродействующих специализированных процессорах.

Целью изобретения является расширение диапазона за счет обеспечения работы измеряемых величин с положительными и отрицательными значениями аргумента.

На чертеже представлена функцио-. нальная схема преобразователя.

Преобразователь содержит регистр

1 младших разрядов аргумента, регистр 2 старших разрядов аргумента, триггер 3 знака аргумента, с первого по пятый мультиплексоры 4-8 соответственно, блок. 9 памяти коэффициентов, блок 10 памяти опорных значений функции, умножитель ll, сумматор 12 и выходной регистр 13, Преобразователь работает следующим образом.

Для положительных чисел дополнительный код операнда совпадает с прямым кодом и работа преобразователя аналогична работе известных устройств

Для отрицательных чисел операнд преобразуют в прямой код следующим об разом

Х„,= X,„+ h„, где Ь вЂ” вес единицы младшего разряда операнда х.

Разбив Х„ „ на старшую и младшую группу разрядов, получаем

Х Х*юп+ Х4оп+ Р ст лл

Для вычисления приращения функции в данном случае необходимо вычислить произведение

Поскольку значение kh„ есть величина постоянная в диапазоне интерполяции, то она может быть всегда учтена в виде корректирующего слагаемого.

С учетом сказанного вычисления в преобразователе производятся по следующему алгоритму и где Х = Х, Х.2 ; 1

Хо — знаковый разряд операнда Х;

Х мт1 — старшие разряды операнда;

Х, „, = ХO+Х„,;

k = k;hêsô

h — вес едйницы младшего разряда операнда

hy= 2Ь„

1{) " /

Х, — младшие разряды операнда; — индекс опорных значений; — индекс значений между двумя опорными точками;

hy — вес единицы младшего разряда функции;

+ — арифметическое сложение; — арифметическое умножение; (+3 — логическая операция суммирования по тпой2; — логическое умножение.

Величины У +„ (X „.) и k выбирают. 1+1 ст ся из первого и второго блоков 9 и

10 памяти.

Допустим, что знаковый разряд Х =

= "0", т,е, аргумент положительный.

Для этого случая дюрмула (1) бу-.. " ,дет иметь вид

7 ; (Х)=У „(Хст )+ DY.; (Х „.. )+k м(2) х11 т до где a ;;(X„„)=k;X „

Работа устройства начинается с занесения кода аргумента в регистры

1 и 2 и триггер 3. Для положительных значений входного операнда Х(Х :— "0")

35 выходные сигналы, снимаемые с прямых выходов регистра 2 старших разрядов аргумента, через третий мультиплексор

6 поступают на адресный вход блока

l0 памяти опорных значений функции, на выходе которого формируется значение функции 7,„(Х :), заданное для Х ., а также на адресный вход блока 9 памяти коэффициентов, на выходе которого формируется значение коэффициента К ., которое поступает на вход первого сомножителя умножителя

11, на вход второго сомножителя которого поступает с инверсных выходов регистра 1 младших разрядов аргумента

® через .первый мультиплексор 4 инвертированное значение Х

На выходе умножителя 11 формируется произведение 1 Х, которое с по«1 МлЬ мощью второго мультиплексора 5 снимается с прямого выхода умножителя 11 и подается на вход первого слагаемого сумматора 12 на вход третьего слагаемого которого с выхода блока 9 памяти коэффициентов через пятый мчль1361547 типлексор 8 поступает группа старших

-разрядов коэффициента К, что соот, ветствует значению k h

На вход второго слагаемого сумма5 тора 12 через четвертый мультиплек,сор 7 с прямого выхода блока 10 па мяти опорных значений функций поступает выходной код, кодирующий значение V. j,„(Х ). В результате на выст> ходе сумматора 12 получают сумму

1 () 1+1 (с7 ") 11() у чл,) поступающую на йнформациойнйй вход выходного регистра 13.

Для отрицательных значений вход- 15 ного операнда Х(Х о:-1) выражение (1) принимает вид . У ., (Х) = 71 „(Х с )+ dY (Х „)+2Ь,(3) где ЛУ; = 1с Хмл 20

На входы блока 9 памяти коэффициентов и блока 10 памяти опорных значений функций через третий мультиплексор 6 с инверсных выходов регистра 2 старших разрядов аргумента подается инвертированное значение группы старших разрядов операнда Х, а на вход второго сомножителя умножителя 11 через первый мультиплексор

4 с прямых выходов регистра 1 млад- ЭО ших разрядов аргумента поступает без изменения группа младших разрядов кода операнда Х. Управление первым 4 и вторым 5 мультиплексорами осуществляется парафазным выходным сигналом 35

Хд триггера 3 знака аргумента, Значение сигнала Х, снимаемое с прямого выхода триггера 3 знака аргумента, управляет первым мультиплексором 4, а значение сигнала Х, снимаемое с 40 инверсного выхода триггера 3 знака аргумента, управляет третьим мультиплексором 6.

Дальнейшая процедура вычисления 45 не отличается от описанного процесса вычисления для положительных чисел, с учетом того, что входы мультиплексоров 6 — 8 переключены знаковым разрядом Хо, в результате чего на вто- 50 рой и первый входы сумматора 12 поступают инвертированные значения соответственно:

55 а на вход третьего слагаемого сумматора 12 поступает корректирующий curHà г 1,.

Формула изобретения

Цифровой функциональный преобразователь, содержащий регистр старших разрядов аргумента, регистр младших разрядов аргумента, выходной регистр, блок памяти опорных значений функции, блок памяти коэффициентов, сумматор и умножитель, причем выход блока памяти коэффициентов соединен с входом первого сомножителя умножителя, выход сумматора соединен с информационным входом выходного регистра, выход которого является выходом результата преобразователя, о т л и ч а юшийся тем, что, с целью расширения диапазона обрабатываемых величин, в него дополнительно введены пять мультиплексоров и триггер знака аргумента, причем вход знакового разряда аргумента, группа входов стар- ших разрядов аргумента и группа входов младших разрядов аргумента преобразователя соединены с информационными входами соответственно триггера знака аргумента, регистра старших разрядов аргумента и регистра млад-. ших разрядов аргумента, инверсный выход триггера знака соединен с управляющим входом первого мультиплексора, первый и второй информационные входы которого соединены соответственно с прямым и инверсным выходом регистра младших разрядов аргумента, выход первого мультиплексора соединен с входом второго сомножителя умножителя, прямой и инверсный выходы которого соединены соответственно с первым и вторым информационными входами второго мультиплексора, выход которого соединен с входом первого слагаемого сумматора, управляющий вход второго мультиплексора объединен с управляющими входами третьего, четвертого и пятого мультиплексоров и соединен с прямым выходом триггера знака аргумента, первый и второй информационные входы третьего мультиплексора соединены соответственно с прямым и инверсным выходами регистра старших разрядов аргумента, выход третьего мультиплексора соединен с адресными входами блока памяти опорных значений функции и блока памяти коэффициентов„ прямые и инверсный выходы блока памяти опорных значений функций соединены соответственно с первым и вторым информационными вхоСоставитель С.Куликов

Редактор В.Бугренкова Техред A.Кравчук Корректор А. Зимокосов

Заказ 6291/48 Тираж 671 Подписное

ВИИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие,г.ужгород,ул.Проектная,4

5 1361 дами четвертого мультиплексора, выход которого соединен с входом второго слагаемого сумматора, вход тре-тьего слагаемого которого соединен с выходом пятого мультиплексора, пер547 6 вый и второй информационный входы которого соединены соответственно с выходами старших разрядов блока памяти коэффициентов и входом коррекции преобразователя.