Устройство микропроцессорной связи

Устройство микропроцессорной связи

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике, может быть использовано при построении средств микро- nporpaMfffloro управления в системах обработки данных и регулирования.. Целью изобретения является повышение производительности. Для достижения этой цели в устройство введена оперативная память, обращаясь к которой при вьтолнении микропрограмм, центральный процессор не занимает интерфейсную магистраль. Устройство позволяет увеличить суммарную область памяти, используемую микропроцессором и другими активными устройствами системы, и увеличить зффективность системы в связи с увеличением времени возможного доступа активных устройств к интерфейсной магистрали. 6 ил. со О5 ел о 00 ГЧ)

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

tsar 4 G 06 F 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) 1124275 (21) 4124164/24-24 (22) 28.05.86 (46) 23,12;87. Бюл. У 47 (72) С,К.Браздейкис, А.А.Стерлин и В.С.Бернотас (53) .681.325 (088.8) (56) Авторское свидетельство СССР

У 1124275, кл. G 06 F 13/00, 1983. (54) УСТРОЙСТВО МИКРОПРОЦЕССОРНОЙ

СВЯЗИ (57) Изобретение относится к вычислительной технике, может быть использовано при построении средств микро" программного управления в системах

„„SU„„1361568 А 2 обработки данных и регулирования..

Целью изобретения является повьппение производительности. Для достижения этой целй в устройство введена оперативная память, обращаясь к которой при выполнении микропрограмм, центральный процессор не занимает интерфейсную магистраль. Устройство позволяет увеличить суммарную область памяти, используемую микропроцессором и другими активными устройствами системы, и увеличить эффективность системы в связи с увеличением времени возможного доступа активных устройств к интерфейсной магистрали.

6 ил.

1 136

Изобретение относится к вычислительной технике, может быть использовано при построении средств микропрограммного управления в системах обработки данных и регулирования и является усовершенствованием известного устройства по авт.св. У 1124275.

Цель изобретения — повьппение производительности за счет высвобождения его интерфейсной магистрали при выполнении микропрограмм и при рабо. те микропроцессора с оперативной памятью и обеспечение возможности использования освободившегося адресного поля другими активными устройствами, подключенными к этой магистрали.

На фиг,l представлена блок-схема устройства; на фиг.2 — функциональная схема дешифратора управляющих сигналов; на фиг.3 — схема блока асинхронного обмена; на фиг.4 и 5— временные диаграммы работы процессора и устройства; на фиг.6 — временная диаграмма занятости магистрали устройством.

Устройство (фиг.l) состоит из интерфейсной магистрали 1, предназначенной для подключения внешних периферийных устройств, устройств памяти и других активных устройств, магистральных усилителей 2 адреса группы,; предназначенных для подключения адресных сигналов A15,...,AO микропроцессора к адресным шинам ХДР интерфейсной магистрали 1, двунаправленных магистральных усилителей 3 данных группы, предназначенных для коммутации шин Д7, ..., ДО данных микропроцессора к информационным шинам ИНФ интерфейсной магистрали 1, регистра 4 состояния, предназначенного для хранения кода состояния микропроцессора, дешифратора 5 управляющих сигналов, предназначенного для декодирования байта состояния микропроцессора и формирования управляющих сигналов интерфейсной магистрали 1, блока 6 асинхронного обмена, обеспечивающего реализацию соответствующей диаграммы цикла обмена по интерфейсной магистрали 1, триггера

7 готовности, формирующего сигнал готовности для микропроцессора, триггера 8 запроса доступа к магистрали, формирующего сигнал запроса доступа к магистрали интерфейсной магистрали 1, генератора 9 тактовых сигналов, 1568 2 осуществляющего общую синхронизацию работы микропроцессора и устройства, элемента И 10, предназначенного для

5 синхронизации и фиксирования состоя-. ния шин Д7, ..., ДО микропроцессора, определяющих в фиксированные моменты времени внутреннее состояние микропроцессора, дешифратора 11 адреса, предназначенного для декодирования сигналов адреса А15, ..., АО микро-.. процессора, микропрограммной памяти

12, хранящей служебную микропрограмму, и оперативной памяти 13, храня15 щей оперативную информацию.

Дешифратор 5 управляющих сигналов (фиг.2) содержит дешифратор 14 и ма" гистральные усилители 15 группы.

Блок 6 асинхронного обмена (фиг.3)

20 содержит триггеры 16 и 17, элементы

И 18 и 19 и элемент ИЛИ 20, На фиг.l обозначены также адресный вход 21 устройства, информационные входы-выходы 22 и 23 устройства, вход

25 24 синхронизации, вход 25 сигнала ожидания режима, вход 26 сигнала приема-выдачи, вход 27 сигнала разрешения доступа к магистрали (РДМ) и вход 28 сигнала "Ответ" (ОТВ), выход 29 гоЗО товности, выход 30 синхронизации, адресный выход 31, группа выходов 32 управляющих сигналов и выход 33 сигнала запроса доступа к магистрали (ЗДМ).

Назначение шин интерфейсной ма35 гистрали 1 следующее:

АДР— адресные, указывают адрес ячейки памяти или периферийного устройства (выход 31)

40 ИНФ вЂ” информационные, служат для передачи данных, команд, состоянии и др. (вход-выход 23);

ЧТН вЂ” чтение, указывает, что производится считывание информации (команды, данных и т.д.) из устройств памяти;

ЗАП вЂ” запись, указывает, что производится запись информации в устройства памяти;

ПРМ вЂ” прием, указывает, что производится считывание информации из периферийного устройства;

ВДЧ вЂ” выдача, указывает, что производится запись информации в

55 периферийное устройство;

ОТ — ответ, сообщает о выполнении указанной операции (вход 28);

ЗДМ вЂ” запрос доступа к магистрали (выход 33); l ЗЬ

РДМ вЂ” разрешение доступа к магистрали (вход 27).

Устройство преобразует сигналы микропроцессора в сигналы интерфейсной магистрали, перечисленные выше.

Временная диаграмма работы микропроцессора приведена на фиг.4.

Устройство работает следующим образом.

Во время выполнения каждого цикла команды микропроцессор принимает или выдает информацию.

В такте Tl по фазе Ф2 выдается на шину 24 сигнал синхронизации "Синхр".

В этом же такте на шины 26 выдается информация о состоянии микропроцессора и формируется адрес (A15, ...,АО) ячейки памяти, из которой будет считываться информация в данном цикле;

Адрес остается постоянным до появления импульса фазы Ф2 в такте, которой следует за тактом ТЗ данного цикла.

В такте Т2 по фазе Ф2 сигнал

"Синхр" снимается и на шине 26 выставляется сигнал "Прием" и микропроцессор переключается на прием информации. При отсутствии в шине 29 сигнала "Готов"в такте Т2 по фазе Фl микропроцессор переходит в такт ожидания ("Тож") и на входе 25 ("Ожидание") появляется сигнал по фазе

Фl. Чтобы вывести микропроцессор из такта "Тож", необходимо на вход 29 .

"Готов" подать сигнал, соответствующий готовности адресуемого внешнего устройства.

В такте ТЗ по фазе Фl сигнал на выходе 25 "Ожд" снимается, по фазе

Ф2 снимается сигнал на выходе 26

"Прием".

В такте Т4 по фазе Ф2 изменяется . адрес на входе 21 и его новое значение является неопределенным до появления импульса фазы Ф2 в такте Тl следующего цикла.

Диаграмма работы микропроцессора при выдаче информации отличается от ранее описанной лишь тем, что сигнал ."Выдача" на входе 26 формируется по фазе Ф1 в такте,. следующем за тактом Т2, а снимается по фазе Фl такта

Т4.

Из описания временной диаграммы работы микропроцессора можно сделать следующий вывод: минимальной необходимой зоной работы микропроцессора с интерфейсной магистралью (зона за"Ввод"- (Д6)

1568 4 нятости магистрали микропроцессором) является зона с момента появления на входе 26 исполнительного сигнала

"Прием" или Выдача" н до момента снятия микропроцессором сигнала Ожд" на входе 25.

Временная диаграмма работы устройства приведена на фиг.5. По сигналу "Синхр" и фазе Ф1 в регистр состояния заносится код состояния микропроцессора, определяющий режим работы микропроцессора в данном цикле.

Сигналами кода состояния микропроцессора являются (вход-выход 22):

"ППр" — (ДО) - подтверждение запроса прерывания;

"Пост" -(ДЗ) — указывает,что микропроцессор перешел в

20 состояние останова;

"Вывод"-(Д4) — указывает, что на адресных шинах 21 уста новлен номер внешнего устройства и осущест»

25 вляется вывод информации из регистра результата на внешнее устройство, — указывает,что на адресных шинах 21 установлен номер внешнего устройства и осуществляется ввод информации из внешнего устройства в регистр результата;

"Чтение"-(Д7) - указывает, что производится чтение содержимого запоминающего

40 устройства.

Код состояния поступает на вход дешифратора 14, дешифратора 5 (фиг.2), где производится декодирование и формирование по исполнитель45 ному сигналу микропроцесса Приемп или "Выдача" одного из исполнительных сигналов интерфейсной магистрали По сигналу микропроцессора Прием" или "Выдача", сформированному в блоке 6, триггер 8 формирует сигнал

"Здм". При наличии РДМ и том же исполнительном сигнале микропроцессора по фазе Ф2 устанавливается в еди55 ничное состояние триггер 16 (фиг.3).

Выходы 21 микропроцессора A15,..., АО через усилители 2 подключаются к интерфейсной магистрали 1. Отсутствие сигнала Готов" переводит микро5 136 процессор в такт Тож, и на выходе микропроцессора появляется сигнал

"Ожд", который при единичном состоянии триггера 16 по фазе Ф2 взводит триггер 17. Сигнал триггера 17 разрешает прохождение сформированного управляющего сигнала через магистральные усилители 15 в интерфейсную магистраль l. При появлении сигнала

"Отв" от внешнего устройства триггер

7 по фазе Фl устанавливается в единичное состояние, формируется сигнал

"Готов" на микропроцессор. Получив сигнал "Готов" микропроцессор снимает сигнал "Ожд" и исполнительный сигнал "Прием" или "Выдача". Съем сигнала "Ожд" приводит к сбросу триггера 17.

Съем исполнительного сигнала (" Прием" или "выдача") сбрасывает по фазе Ф2 триггеры 16 и 8.

Таким образом, формируется диаграмма обмена по интерфейсной магистрали, в которой исполнительные сигналы всегда вложены в адресные и информационные сигналы, что повышает помехоустойчивость., Если микропроцессор читает командное слово (обращение к памяти 12 с определенным .адресом в режиме "Чтение") или работает с оперативной памятью 13 (обращение к оперативной памяти с определенным адресом в режиме "Чтение" или Запись"), то на выходе дешифратора .11 при наличии сигнала Чтение (в режиме обращения микропроцессора к памяти 12) и сигналов "Чтение" и Запись" (в режиме обращения микропроцессора к оперативной памяти 13) на выходе регистра 4 появляются сигналы, запрещающие установку в единичное состояние триггеров

8 и 16 и устанавливающие триггер 7

1568 в в единичное состояние, обеспечивая тем самым формирование сигнала Готов". Микропроцессор не входит в такт ожидания и из такта Т2 переходит в

5 такт ТЗ (такт исполнения) . Сигналами с выхода.дешифратора 11 разрешается выборка из памяти микропрограмм 12 и оперативной памяти 13, кроме того разрешается занесение информации в оперативную память 13, выходы памяти микропрограмм 12 и входы-выходы оперативной памяти 13 соединены с шинами Д7, ..., ДО микропроцессора, а адресные входы — с шинами Д15, АО. Таким образом, при чтении командных слов из памяти 12, чтении информации из оперативной памяти 13 . или записи информации в оперативную

2п память 13 магистраль i не занимается микропроцессором и данная совокупность адпесных кодов исключена из общей области адресов внешней памяти и в связи с этим другие активные

25 устройства; работающие с магистралью, могут использовать эту область адресов.

Формула и э о б р е т е н и я

ЗО устройство микропроцессорной связи по авт.св. 11 1124275, о т л ич а ю щ е е с я тем, что, с целью повышения производительности, в него введена оперативная память, причем адресный вход и информационный входвыход оперативной памяти являются соответственно входом и входом-выходом устройства, для подключения к

40 адресной и информационной шинам микропроцессора выход регистра состояния и управляющий вход оперативной памяти соединены соответственно с вторым входом и третьим выходом дешифратора адреса.

13()5b8

Фиг. 2 с гЗ

186)568 акты и

npogaco ра

Ф1 йриеи

wool

Seiduva

Ржд

Д7 g0

Си .

flplJP блока (зри)

РДИ

Триггщ

Мр,УУР

ОМЯ

ТРиггер чан, зад

/TRIS, EV9

Отд

1361568

Составитель В.Вертлиб

Текред А.Кравчук

Редактор В.Бугренкова

Корректор Л.Патай

Заказ 6292/49

Производственно-полиграфическое предприятие, r.Óæãîðîä, ул.Проектная, 4

Cs ь

t s

Тираж 671 .Подписное

ВНИИПИ Гасударственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5