Устройство для отладки программ

Устройство для отладки программ

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике и вычислительной технике и может найти применение при отладке программ, а также для фикисации поступления внешних по отношению к программе событий. Цель изобретения - упрош.ение процесса отладки. Устройство содержит регистр 1 меток , блок 2 сравнения, формирователь 3 импульсов, первый 4 и второй 7 блоки памяти, элемент задержки 5 и регистр 6 адреса. Суш,ность изобретения состоит в возможности получения трассы работы программы при любой разбивке ее. 1 ил. СО О5 СО ГО ND 8

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (5и4 G06F 11 28

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

E"

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

CFr,„, „") g

ОПИСАНИЕ ИЗОБРЕТЕНИЯ -i ц/

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ

Л< (21) 4057334/24-24 (22) 16.04.86 (46) 30.12.87. Бюл. № 48 (71) Научно-исследовательский институт проблем машиностроения при МВТУ им. Н. Э. Баумана (72) Ю. М. Смирнов, Г. Н. Воробьев, Л. Н. Кринов, А. С. Гречищев, Е. В. Винокуров, Н. В. Логинов, В. Н. Рассолов и А. В. Деркачев (53) 681.3 (088.8) (56) Авторское свидетельство СССР № 962945, кл. G 06 F 11/28, 1980.

Авторское свидетельство СССР № 1246100, кл. G 06 F 11/28, 1984.

„„SU„„1363220 А 1 (54) УСТРОЙСТВО ДЛЯ ОТЛАДКИ ПРОГРАММ (57) Изобретение относится к автоматике и вычислительной технике и может найти применение при отладке программ, а также для фикисации поступления внешних по отношению к программе событий.

Цель изобретения — упрощение процесса отладки. Устройство содержит регистр 1 меток, блок 2 сравнения, формирователь 3 импульсов, первый 4 и второй 7 блоки памяти, элемент задержки 5 и регистр 6 адреса.

Сущность изобретения состоит в возможности получения трассы работы программы при любой разбивке ее. 1 ил.

1363220

Формула изобретения

Составитель И. Сигалов

Редактор Л. Пчолинская Техред И. Верес Корректор С. Черни

Заказ 5966/41 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Я вЂ” 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 Изобретение относится к автоматике и вычислительной технике и может быть использовано для отладки программ.

Цель изобретения — упрощение процесса отладки программ.

На чертеже представлена структурная схема предлагаемого устройства.

Устройство содержит регистр 1 меток, блок 2 сравнения, формирователь 3 импульсов, первый блок 4 памяти, элемент 5 задержки, регистр 6 адреса, второй блок 7 памяти, вход 8 записи адреса, вход 9 чтения устройства, вход 10 меток устройства, вход

11 адреса устройства, и вход 12 записи меток устройства.

Устройство работает следующим образом.

Отлаживаемая программа предварительно разбивается на блоки. Характер разбивки программы выбирается исходя из требований отладки. Каждая адресуемая ошибка программы, входящая в один и тот же блок, помечается одноименной меткой, код которой заносится в соответствующую ячейку второго блока памяти. Отлаживаемая программа загружается в память (не показана) по этим же адресам через вход 10 меток устройства и вход 12 сигнала записи усройства осуществляется запись кодов меток во второй блок 7 памяти. В процессе считывания на адресный вход 11 устройства поступает код адреса очередной ячейки блока. Текущий адрес команды записывается в регистр 6 адреса с входа адреса устройства через его информационный вход по сигналу записи адреса, поступающему на управляющий вход регистра 6 адреса с входа 8 записи адреса устройства. По сигналу чтения, который приходит на вход 9 устройства и далее на вход элемента 5 задержки, код метки, считанный из второго блока 7 памяти, поступает на информационный вход регистра 1 меток и второй вход блока 2 сравнения, на первый вход которого поступает код текущей метки с выхода регистра 1 меток. С выхода элемента 5 задержки через время, равное времени работы второго блока 7 памяти, в режиме считывания сигнал считывания поступает на управляющий вход блока 2 сравнения. По этому сигналу происходит сравнение кода текущей метки с выхода регистра меток и метки, считанной из второго блока 7 памяти. При несравнении меток с инверсного выхода блока 2 сравнения сигнал несравнения запускает формирователь

3 импульсов. С выхода формирователя 3 импульсов сигнал поступает на управляющий вход регистра 1 меток, по которому происхо30

50 дит зались новой текущей метки, и на управляющий вход первого блока 4 памяти, по которому осуществляется запись адреса проверяемой команды, поступающего с выхода регистра 6 адреса в первый блок 4 памяти. Таким образом, по окончании работы отлажваемой программы в первом блоке 4 памяти записана последовательность адресов переходов от одного блока к другому.

Известным способом эта последовательность может быть считана и по ней можно судить о правильности выполнения программы. Следовательно, по окончании цикла отладки программы в первом блоке 4 памяти зафиксированы адреса по несовпадению кода текущей метки выполняемой команды и заданной метки, считанной из второго блока 7 памяти.

Анализ адресов разметки и зафиксированных адресов позволяет выявить алгоритмические ошибки по взаимодействию и сопряжению блоков программы, системные ошибки из-за нестыковки в логике отработки кодопрограмм, повысить полноту проверки и, соответственно, достоверность отлаженности программ.

Устройство для отладки программ, содержащее блок сравнения, регистр адреса, первый блок памяти, регистр меток, причем выход регистра адреса соединен с информационным входом первого блока памяти, отличающееся тем, что, с целью упрощения процесса отладки, в него введены второй блок памяти, формирователь импульсов, элемент задержки, причем вход чтения устройства соединен с входом чтения второго блока памяти и через элемент задержки — с тактовым входом блока сравнения, выход неравенства которого через формирователь импульсов соединен с входом разрешения записи первого блока памяти и входом записи регистра меток, адресный вход устройства соединен с адресным входом второго блока памяти и информационным входом регистра адреса, входы признака записи меток, записи адреса и вход меток устройства соединены соответственно с входом записи второго блока памяти, входом записи регистра адреса и информационным входом второго блока памяти, информационный выход второго блока памяти соединен с информационным входом регистра меток и входом первого сравниваемого числа блока сравнения, информационный выход регистра меток соединен с входом второго сравниваемого числа блока сравнения.