Матричный коммутатор

Матричный коммутатор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике и вычислительной технике. Изобретение решает задачу повьш1ения быстродействия матричного коммутатора за счет уменьшения времени коммутации путем обеспечения предварительной записи кода коммутации в память внешней ЭВМ для дальнейшей программной настройки устройства. Для решения этой задачи в матричный коммутатор введены дополнительно дешифратор 4 адреса, два кольцевых регистра сдвига 5 и 6, счетчик 7, дешифратор 8, Q-разрядные регистры 9, вертикальные и горизонтальные формирователи 10, 11, элемент задержки 12 и элемент И-НЕ 13, причем в каждом цикле программной настройки матричного коммутатора обеспечивается выбор заданной строки коммутирующих элементов 2 и отключение (с помощью третьего состояния ) остальных строк от внешних цепей записи с последующим перебором и настройкой всех коммутирующих элементов строки и переходом к следующей строке. 1 ил. (Л ГО

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АBTOPCHOMV СВИДЕТЕЛЬСТВУ

Ь Ф 1

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (61) 1102038 (21) 4096989/24-24 (22) 19.05.86 (46) 30.12.87. Бюл, Ф 48 (72) В.Е.Кадулин и В.И.Куватов (53) 681.325 (088.8) (56) Авторское свидетельство СССР

Р 1102038, кл. Н 03 К 17/04,. 1984. (54) МАТРИЧНЫЙ КОММУТАТОР (57) Изобретение относится к автома-. тике и вычислительной технике. Изобретение решает задачу повьш ения быстродействия матричного коммутатора за счет уменьшения времени коммутации путем обеспечения предварительной записи кода коммутации в память внешней ЭВМ для дальнейшей программной

„„SU„„1363454 А 2 (51)4 Н 03 К 17/04, С 06 F 15/16 настройки устройства. Для решения этой задачи в матричный коммутатор введены дополнительно дешифратор 4 адреса, два кольцевых регистра сдвига 5 и 6, счетчик 7, дешифратор 8, Q-разрядные регистры 9, вертикальные и горизонтальные формирователи 10, 11, элемент задержки 12 и элемент

И-НЕ 13, причем в каждом цикле программной настройки матричного коммутатора обеспечивается выбор заданной строки коммутирующих элементов 2 и отключение (с помощью третьего состояния) остальных строк от внешних цепей записи с последующим перебором и настройкой всех коммутирующих элементов строки и переходом к следую.щей строке. 1 ил.

13634

Изобретение относится к автоматике и вычислительной технике, может быть использовано в вычислительных системах и системах связи и является усовершенствованием изобретения по авт.св. N - 1102038.

Цель изобретения — повышение быстродействия коммутатора за счет обеспечения программной настройки.

На чертеже представлена функцио10 нальная схема матричного коммутатора, Матричный коммутатор содержит Dтриггеры 1, ключевые транзисторы 2, дополнительные D-триггеры 3, дешифратор 4 адреса, первый 5 и второй 6 кольцевие регистри сдвига, счетчик

7, дешифратор 8, P Q-разрядных 9 регистров, Р групп по О вертикальных формирователей 10, N горизонтальных

20 формирователей 11, элемент 12 задержки и элемент И-НЕ 13, Матричный коммутатор имеет N горизонтальных коммутируемых IIIHH 14, M вертикальных коммутируемых шин 15, 25

N горизонтальных управляющих шин 16, M вертикальних управляющих шнн 17, шину 18 разрешения перезаписи инфоркоммутации и вход 23 логического нуля.

Матричный коммутатор работает следующим образом, Внешнее управляющее устройство или оператор выставляет по адресному входу 19 код адреса матричного коммутатора, а по входу 22 — код коммутации, единица н соответствующем разряде которого указывает на необходимость коммутации соответствующей вертикальной коммутируемой шины 15. на первую горизонтальную коммутируемую шину 14. Код по входу 22 поступает одновременно на информационные входы всех О-разрядных регистров 9, но не проходит в указанные регистры, поскольку они первоначально находят40

45 ся в отключенном (третьем) состоянии.

С некоторой задержкой относительно сигналов на входах 19 и 22 на вход резрешения дешифратора 4 адреса поступает низкий уровень сигнала. Это ведет к появлению на выходе дешифратора 4 адреса потенциала логической единицы, который, поступая на вход сдвига первого кольцевого регистра 5 сдвига переводит его первый разряд в единичное состояние, пос50

55 мации, адресный вход 19, вход 20 разрешения приема адреса, вход 21 началь-30 ной установки, вход 22 задания кода

54 2 ледний — в нулевое. Длительность сигнала на входе 20 разрешения приема составляет 600-900 нс, поэтому он через некоторое время снимается, переводя выход дешифратора 4 адреса в исходное состояние, Потенциал низкого уровня с выхода первого разряда первого кольцевого регистра 5 сдвига поступает на вход запрета приема первого О-разрядного регистра 9, переписывая в него через информационные входы информацию с входа 22. Логический нуль на входе запрета приема первого О-разрядного регистра 9 вызывает поянление на выходе признака готовности укаэанного регистра потенциала логического нуля, который, поступая на вход элемента И-НЕ 13, вызывает появление на выходе последнего логической единицы, которая, в свою очередь, поступает на вход сдвига второго кольцевого 6 регистра сдвига. Это вызывает переключение первого разряда второго кольцевого регистра 6 сдвига в единицу, последнего — .н нуль. В результате на вход разрешения приема первого О-разрядного регистра 9 с инверсного выхода первого разряда регистра 6 поступает потенциал логического нуля, который отключает информационный вход указанного О-разрядного регистра 9 от информационного входа 22 устройства.

Время от момента появления сигнала низкого уровня на входе 20 разрешения приема адреса устройства до отключения О-разрядного регистра от входа 22 составляет не более 200 нс, что значительно меньше времени действия сигналов адреса и данных на входах 19 и

22 устройства соответственно.

В дальнейшем матричный коммутатор работает по описанному алгоритму.

Отличие состоит лишь в том, что первый кольцевой регистр 5 сдвига подключает к информационной шине 22 второй -разрядный регистр 9, а второй кольцевой регистр 6 сдвига отключает его же от указанного входа 22. Рассмотренный алгоритм работы устройства длится циклически до тех пор, пока на выходе признака готовности последнего Q-разрядного регистра 9 не появится сигнал логического нуля, который, проходя через элемент

И-НЕ 13, также переключает последний разряд второго кольцевого регистра

6 сдвига н единичное состояние, что

1363,454 приводит к появлению на входе разрешения приема последнего, P-го, Qразрядного регистра 9 сигнала логи-" ческого нуля.и отключению информаци5 онного входа данного регистра от входа 22 устройства. Вместе с тем сигнал низкого уровня с выхода признака готовности последнего 0-разрядного регистра 9 поступает на вход разрешения дешифратора, переводя его нулевой выход в состояние логической единицы. Переключение выхода признака готовности последнего, P-го, Q-разрядного регистра 9 в состояние логической единицы вызывает переклю-. чение на нулевом выходе дешифратора

8 состояния логической единицы в логический нуль. Перепад уровня напряжения на указанной линии, пройдя через горизонтальный формирователь

11, поступает на синхровходы С D— триггеров 1 первой строки, переводя в состояние логической единицы те иэ них, на информационных входах D 25 которых имеются потенциалы логической единицы, поступающие через вертикальные формирователи 10 с соот.ветствующих разрядов первого О-разрядного регистра 9. Перепад сигнала ЗО признака готовности последнего Qразрядного регистра с нуля на единицу одновременно с входом разрешения дешифратора 8 поступает на счетный

I вход счетчика 7, добавляя в него

35 единицу. Теперь на вход дешифратора

8 с выхода счетчика 7 поступает код

00 ° ..01.

Выполнив указанные действия, матричный коммутатор ожидает поступления извне очередной команды вывода информации, которая аналогично описанному записывает в первый Q-разрядный регистр 9 код коммутации вертикальных шин 15 на вторую горчзонтальную шину 14 и т.д.

Описанный процесс длится до тех пор, пока на последнем, N-м, выходе дешифратора 8 не появится сигнал

ВысОкОГО уровня, Перепад напряжения 50 от высокого уровня логической единицы до низкого уровня логического нуля на N-м выходе дешифратора 8 вызывает запись кода коммутации шин

15 на последнюю, N-ю, шину 14 в первые триггеры 1 последней строки.

Этот же перепад напряжения с не-которой задержкой, определяемой характеристиками формирователя 11, поступает на синхровходы дополнительных

D-триггеров 3. Это вызывает переключение тех D-триггеров 3, íà D-входах которых имеются потенциалы логической единицы, поступающие с прямых выходов D-триггеров 1, находящихся в состоянии единицы, в состояние логической единицы. На затворы клю-. чевых транзисторов 2, связанные с теми дополнительными D-триггерами 3, которые переключились под воздействием сигналов по шине 18 разрешения перезаписи информации в единицу, поступает с й-выходов указанных триггеров потенциал высокого уровня, производя соответствующую коммутацию шин 14 и 15. На этом процесс коммутации заканчивается, устройство готово к передаче информации, Формула и з о б р е т е н и я

Матричный коммутатор по авт .св.

Р 1102038, отличающийся тем, что, с целью повышения быстродействия эа счет обеспечения программной настройки, он дополнительно содержит дешифратор адреса, два кольцевых регистра сдвига, счетчик, дешифратор, P О-разрядных регистров, где Р х Q — = М вЂ” число вертикальных коммутируемых шин, элемент задержки и элемент И-НЕ, причем информационный вход дешифратора адреса является адресным. входом коммутатора, вход разрешения дешифратора адреса является входом разрешения приема адреса коммутатора, выход дешифратора адреса подключен к входу сдвига первого кольцевого регистра сдвига, вход установки в исходное состояние которого подключен к входу установки в исходное состояние второго кольцевого регистра сдвига, к синхровходу счетчика и является входом начальной установки коммутатора, вход сдвига второго кольцевого регистра сдвига подключен к выходу элемента И-НЕ, входы которого подключены к выходам признака готовности соответствующих

Q-разрядных регистров, информационные входы которых подключены к входу задания кода коммутации коммутатора, а синхровходы — к входу логического нуля коммутатора, входы запрета приема О-разрядных регистров подключены к инверсным выходам соответствующих разрядов первого кольцевого регистра сдвига, входы разрешения приема (Составитель Н,Захаревич

Редактор А.Огар Техред M.Äèäûê

Корректор А.Обручар

Заказ 6379/53 Тираж 900 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие, r.Yæãîðoä, ул.Проектная, 4

5 1363454 6 разрядных регистров подключены к ному входу дешифратора, выходы котоинверсным, выходам соответствующих рого подключены к соответствующим разрядов второго кольцевого регистра горизонтальным управляющим шинам, сдвига выход признака готовности . выходы разрядов Р О-разрядных регистВ

P-го О-разрядного регистра подключен ров подключены к соответствующим верк входу разрешения дешифратора и к тикальным управляющим шинам, шина счетному входу счетчика, параллель- разрешения перезаписи информации подный информационный вход которого ключена к выходу элемента задержки, подключен к входу логического нуля 0 вход которого подключен к выходу Nкоммутатора, а выход — к информацион- го разряда дешифратора.