Устройство для оценки сигналов

Устройство для оценки сигналов

Иллюстрации

Показать все

Реферат

 

Изобретение относится к радиотехнике . Цель изобретения - обеспечение возможности выбора наиболее помехозащшценной структуры сигнала. Устр-во,содержит генератор 1 опорных сигналов, два перемножителя 3.1, 3.2, два интегратора 4.1, 4.2, пороговый блок 9, блок сравнения 11, регистр памяти 12, элемент И 13, генератор 14 счетной частоты. Для достижения цели введены фазовращатель 2, последовательно соединенные первый квадратор 5.1, сумматор 6, стробирующий блок 7 и нормирующий блок 8, преобразователь 10, включенный между выходом порогового блока 9 и вторым входом блока сравнения 11, блок регистров памяти фазовых кодов 15 и блок 16 памя ги кодов оптимальной структуры сигналов. Кол-во элементов памяти блока 16 определяется структурой системы передачи информации. При наиболее распространенной двоичной системе связи в составе блока 16 достаточно иметь два регистра, содержащих информацию о двух наиболее оптимальных структурах сигналов. 2 ил. (Л О5 00 4: Х СО

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 (19у (И) (5g 4 Н 04 В 17/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA (21) 4093828/24-09 (22) 23.07.86 (46) 30.12.87. Бюл. Х- 48 (72) С.Ф.Куткин, А.А.Сикарев и В.В.Федоренко (53) 621.396.664(088.8) (56) Авторское свидетельство СССР

У 687608, кл. Н 04 В 17/00, 1979.

Авторское свидетельство СССР ((896766, кл. Н 04 В 1/10, 1980. (54) УСТРОЙСТВО ДЛЯ ОЦЕНКИ СИГНАЛОВ (57) Изобретение относится к радиотехнике. Цель изобретения — обеспечение возможности выбора наиболее помехозащищенной структуры сигнала.

Устр-во содержит генератор 1 опорных сигналов, два перемножителя 3.1, 3.2, два интегратора 4.1, 4.2, пороговый блок 9, блок сравнения 11, регистр памяти 12, элемент И 13, генератор 14 счетной частоты. Для достижения цели введены фазовращатель

2, последовательно соединенные первый квадратор 5.1, сумматор 6, стробирующий блок 7 и нормирующий блок 8, .преобразователь 10, включенный между выходом порогового блока 9 и вторым входом блока сравнения 11, блок регистров памяти фазовых кодов 15 и блок 16 памяти кодов оптимальной структуры сигналов. Кол-во элементов памяти блока 16 определяется структурой системы передачи информации.

При наиболее распространенной двоичной системе связи в составе блока 16 достаточно иметь два регистра, содержащих инФормацию о двух наиболее Q) оптимальных структурах сигналов.

С:

2 ил.

1363499

Изобретение относится к радиотехнике и может использоваться для выбора сигналов, оптимальных к воздействию помех.

Цель изобретения — обеспечение возможности выбора наиболее помехозащищенной структуры сигнала.

На фиг.1 представлена стуктурная .электрическая схема устройства для оценки сигналов; на фиг.2 (а,б) спектральные плотности амплитуд для фазовых кодов.

Устройство для оценки сигналов содержит генератор 1 опорных сигналов, 1г фазовращатель 2, два перемножителя

3.1 и 3.2, два интегратора 4.1 и 4.2, два квадратора 5.1 и 5.2, сумматор 6, стробирующий блок 7, нормирующий блок 8, пороговый блок 9, преобразова- 0 тель 10, блок 11 сравнения, регистр

12 памяти, элемент И 13, генератор 14 счетной частоты, блок 15 регистров памяти фазовых кодов, блок 16 памяти кодов оптимальной структуры сигналов. 25

Устройство для оценки работы сигналов работает следующим образом.

С выхода генератора 14 счетной частоты на вход блока 15 поступают тактовые импульсы с периодом Т для поочередного подключения регистров памяти фазовых кодов, определяющих структуру сигналов, и к генератору 1 опорных сигналов. Сигнал определенной структуры Z„ (t) с выхода 35 гЬнератора 1 опорных сигналов поступает на второй вход одного из перемножителей 3 .1 и на вход фазовращателя 2, с выхода которого сигнал, сопряженный по Гнльберту с опорным 4р сигналом, поступает на второй вход перемножителя 3.2. На первые входы перемножителей 3.1 и 3,2 подается помеха Z„ (t), присутствующая в канале, Сигналы, полученные в результате 45 перемножения, поступают на входы интеграторов 4.1 и 4.2, где интегрируются на интервале длительности элемента опорного сигнала. С выходов интеграторов 4.1 и 4.2 сигналы посту- 50 пают на входы квадраторов 5.1 и 5.2, с выходов которых поступают на входы сумматора 6. Выход сумматора 6 соединен с входом стробирующего блока 7, в котором осуществляется отсчет результата в моменты времени, кратные целому числу длительности элемента опорного сигнала, при поступлении на тактовый вход импульсов с выхода генератора 14 счетной частоты. Эти

1 же импульсы поступают на тактовые входы интеграторов 4.1 и 4.2 для сброса накопленного за период Т напряжения.

С выхода стробирующего блока 7 сигнал поступает на вход нормирующего блока 8, с выхода которого полученное значение коэффициента взаимного различия опорного сигнала и помехи 8„ поступает в пороговый блок 9, 2 где сравнивается с некоторым пороговым значением р„, определяемым допустимым значением вероятности ошибки Р,„ . С выхода порогового блока 9 напряжение U равное разности между пороговым значением g „, и измеренным значением g коэффициента взаг имного различия (U - g - g ) пог 2 пор г ступает на вход преобразователя 10, в котором происходит преобразование напряжения Б„ в двоичный код х„, поступающий затем на первый вход блока 11 сравнения. На второй вход блока 11 сравнения поступает информация с регистра 1 2 памяти о максимальном значении разности (8„ — я;), г

i < 11,2,..., r-1) (соответствующей минимальному значению 8,.), полученz ной при измерении коэффициента взаимного различия всех предыдущих

r-1 вариантов структур опорных сигналов и помехи. Если поступившее в блок 11 с выхода преобразователя 10 значение х„ превышает значение х

1 записанное в регистре 12 памяти, с выхода блока 11 в регистр 12 записывается новая информация х„, являющаяся максимальной для всех r структур опорных сигналов. При этом с первого выхода блока 11 сравнения на второй вход элемента И 13 поступает сигнал, открывающий данный элемент для записи с блока 15 регистров памяти фазовых кодов в блок 16 памяти кодов оптимальной структуры информации об r-м коде структуры сигнала, при котором измеренное значение коэффициента взаимного различия g является наименьшим. Если поступившее с преобразователя 10 в блок 11 сравнения значение разности х не превышает значения х;, записанного в регистре 12 памяти, то сигналы на выходах блока 11 сравнения отсутствуют и в регистре 12 памяти и блоке 16 памяти остается прежняя, ранее записанная информация.

1363499

25

4 fir

Риа. 2

ВНИИПИ Заказ 6382/55 Тираж 636 Подписное

Произв.-полигр. пр-тие, г. Ужгород, ул. Проектная, 4

Таким образом, в блоке 16 памяти записывается информация о кодах структур сигналов, оптимальных к воздействию помехи в канале. Количество элементов памяти блока 16 определяется структурой системы передачи информации. При двоичной системе связи в составе блока l6 памяти достаточно иметь два регистра, содержа- 10 щих информацию о двух наиболее оптимальных структурах сигналов. формула изобретения

Устройство для оценки сигналов, содержащее последовательно соединенные генератор опорных сигналов, первый перемножитель и первый интегратор, последовательно соединенные второй перемножитель, первый вход которого соединен с другим входом первого перемножителя, и второй интегратор, последовательно соединен.ные регистр памяти и блок сравнения, генератор счетной частоты, пороговый блок и элемент И, о т л и ч а ющ е е с я тем, что, с целью обеспечения воэможности выбора наиболее помехозащищенной структуры сигнала, введены фазовращатель, включенный между выходом генератора опорных сигналов и вторым входом второго перемножителя, последовательно соединенные первый квадратор, сумматор, стробирующий блок и нормирующий блок, выход которого подключен к входу порогового блока, второй квадратор, включенный между выходом второго интегратора и вторым входом сумматора, преобразователь, включенный между выходом порогового блока и вторым входом блока сравнения, блок регистров памяти фазовых кодов, включенный между выходом генератора счетной частоты и входом генератора опорных сигналов, и блок памяти кодов оптимальных структур сигналов, вход которого соединен с выходом элемента И, при этом второй выход блока регистров памяти фазовых кодов подключен к первому входу элемента И, второй вход которого соединен с первым выходом .блока сравнения, второй выход которого подключен к входу регистра памяти, а выход генератора счетной частоты подключен к вторым входам первого и второго интеграторов и стробирующего блока.