Цифровой обнаружитель-измеритель частоты

Цифровой обнаружитель-измеритель частоты

Иллюстрации

Показать все

Реферат

 

Изобретение может быть использовано в радиоприемных устройствах для выделения сигнала с изменяющейся во времени несущей частотой и измерения отношения сигнал/шум. Цель изобретения - расширение функциональных возможностей устройства. Обнаружитель-измеритель частоты содержит компаратор 3, счетчик-делитель 4, синхронизатор 5, счетчики 6, 8, регистры 7, 11, 14, 16, 18, 20, 24, сумматоры 12, 17, коммутаторы 13, 22, постоянное запоминающее устройство 15, оперативное запоминающее устройство 19, квадратор 21, блок 25 сравнения и схему ИЛИ 26. Введение блока 27 определения отношения сигнал/шум обеспечивает совместное измерение частоты сигнала и отношения сигнал/ /шум. В описании приведены примеры выполнения блока 27 определения отношения сигнал/шум и синхронизатора 5. 3 ил. (Л со о ел 00 N)

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

4 А2

09) (111

G О1 R 23/00, 29/26 ф ". щ,ryq g

11

Та ls

ВИЬ.1г .

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АBTOPCHOMY СВИДЕТЕЛЬСТВУ

СлР

Сл

Фив, 1

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (61) 1092733 (21) 4112361/24-21 (22) 27.08.86 (46) 30.01.88. Бюл. М- 4 (72) В.В.Пискорж, В.А.Волохов и А.Н.Зайченко (53) 621.317(088 ° 8) (56) Авторское свидетельство СССР

М 1092733, кл. G 01 R 23/ОО, 1982. (54) ЦИФРОВОЙ ОВНАРУЖИТЕЛЬ-ИЗМЕРИТЕЛЬ ЧАСТОТЫ (57) Изобретение может быть использовано в радиоприемных устройствах для выделения сигнала с изменяющейся во времени несущей частотой и измерения отношения сигнал/шум. Цель изобретения — расширение функциональных возможностей устройства. Обнаружитель-измеритель частоты содержит компаратор 3, счетчик-делитель 4, синхронизатор 5, счетчики 6, 8, регистры 7, 11, 14, 16, 18, 20, 24, сумматоры 12, 17, коммутаторы 13, 22, постоянное запоминающее устройство 15, оперативное запоминающее устройство

19, квадратор 21, блок 25 сравнения и схему ИЛИ 26 ° Введение блока 27 определения отношения сигнал/шум обеспечивает совместное измерение частоты сигнала и отношения сигнал/

/шум. В описании приведены примеры выполнения блока 27 определения отношения сигнал/шум и синхронизатора 5, 3 ил.

1 137

Изобретение относится к радиотехнике и может быть использовано в радиоприемных устройствах для выделения сигнала с изменяющейся во времени несущей частотОй и измерения отношения сигнал/шум.

Целью изобретения является расширение функциональных возможностей устройства путем обеспечения совместного. измерения частоты сигнала и отношения сигнал/шум.

На фиг. 1 представлена структурная схема цифрового обнаружителя-измерителя частоты; на фиг. 2 — структурная схема синхронизатора; на фиг. 3 — структурная схема блока определения отношения сигнал/шум.

Цифровой обнаружитель-измеритель частоты содержит (фиг. 1) между первым входом 1 и первым выходом 2 последовательно соедине ейные компаратор

3, счетчик-делитель 4, синхронизатор 5, первый счетчик 6 и первый регистр 7, последовательно соединенные второй счетчик Й, вход которого, объединенный с вторым входом 9 синхронизатора 5, является вторым входом

10 устройства, второй регистр 11, первый сумматор 12, первый коммутатор 13, третий регистр 14, постоянное запоминающее устройство 15, чет,вертый регистр 16, второй сумматор 17 пятый регистр 18, оперативное запоминающее устройство 19, шестой регистр

20, квадратор 21, второй коммутатор

22, второй вход которого является входом 23 установки порога обнаружения, седьмой регистр 24, блок 25 сравнения, и схему ИЛИ 26, блок 27 определения отношения сигнал/шум, первый

28 и второй 29 выходы которого являются вторым и третьим выходами устройства соответственно, первый вход

30 соединен с выходом квадратора 21, второй вход 31 — с выходом блока 25 сравнения, причем синхронизирующие входы второго 11, третьего 14, четвертого 16, пятого 18 и шестого 20 регистров, управляющие входы постоянного запоминающего устройства 15, первого 13 и второго 22 коммутаторов, вход установки режима и адресные входы оперативного запоминающего устройства 19, вторые входы квадратора 21 и схемы ИЛИ 26, стробирующий вход блока 25 сравнения, третий 32 и четвертый 33 входы блока 27 определения отношения сигнал/шум и вход предвари0584 2

1."

55 тельной установки первого счетчика 6 соединены с соответствующими выходами 34.1-34.15 синхронизатора 5, а квадратор 21 содержит постоянное запоминающее устройство 35, регистр 36 и сумматор 37.

Синхронизатор 5 (фиг. 2) содержит последовательно соединенные схему

ИЛИ 38, счетчик ЗУ, первый регистр 40, постоянное запоминающее устройство 41 и второй регистр 42, выходы которого являются выходами 34,1-34.15 синхронизатора 5, счетчик-делитель 43, первый D-триггер 44, синхронизирующий вход которого соединен с выходом счетчика-делителя 43, а на D-вход подан уровень "1", второй D-триггер 45, третий D-триггер 46, D-вход которого, объединенный с R-входом первого Dтриггера 44 и первым управляющим входом постоянного запоминающего устройства, соединен с выходом второго

D-триггера 45, а выход соединен с вторым управляющим входом постоянного запоминающего устройства 41, четвертый D-триггер 47, íà D-вход которого подан уровень "1", а синхрониэирующий вход является первым входом 48 синхронизатора 5, и пятый D-триггер 49, D-вход которого соединен с выходом четвертого D-триггера 47, а выход— с синхронизирующими входами второго

45 и третьего 46 D-триггеров и входами установки в нуль счетчика 39 и четвертого D-триггера 47, причем объединенные второй вход схемы ИЛИ 38, синхронизирующие входы счетчика-делителя 43 и пятого D-триггера 49 обра-, зуют второй вход 9 синхронизатора 5.

Блок 27 определения отношения сигнал/шум (фиг ° 3) содержит последовательно соединенные М регйстров 50.150.М, первый сумматор 51, первый накопительный регистр 52, выход которого дополнительно соединен с вторый входом первого сумматора 51, первый буферный регистр 53 и вычислитель 54, последовательно соединенные второй сумматор 55, второй накопительный регистр 56, выход которого дополнительно соединен с вторым входом второго сумматора 55, и второй буферный регистр 57, выход которого соединен с вторым входом 58 вычислителя 54, а также первую схему ИЛИ 59, счетчик 60, выход переноса которого соединен с первым входом первой схемы ИЛИ 59, вторую схему ИЛИ 61, выход которой

1370584 тоты принимаемого сигтоты;

N — количество ступления синхронизированных импульсов соединен с входом установки в 00 первого накопительного регистра 52, первый D-триггер 62, íà D-вход которого подан уровень "1", и второй Dтриггер 63, D-вход которого соединен с выходом первого D-триггера, а выход соединен с третьим входом 64 вычислителя 54 и является вторым выходом 29 блока 27, причем объединенные первый вход второй схемы ИЛИ 61, син- 10 хронизирующий вход первого D-триггера 62 и вход установки в "О" счетчика ЬО образуют второй вход 31 блока

27, объединенные второй вход первой схемы ИЛИ 59 и синхронизирующие входы второго накопительного регистра 56 и М регистров 50.1-50.M образуют третий вход 32 блока 27, объединенные второй вход второй схемы ИЛИ 61, синхронизирующие входы второго D-триггера 63, первого 53 и второго 57 буферных регистров и входы установки в "О" первого D-триггера 62, второго накопительного регистра 56 и М регистров 50.1-50.M образуют четвертый

25 вход 33 блока 27 определения отношения сигнал/шум, а объединенные синхронизирующие входы счетчика 60 и первого накопительного регистра 52 соединены с выходом первой схемы ИЛИ 59. 30

Обнаружитель-измеритель частоты работает следующим образом.

На вход 1 обнаружителя-измерителя частоты поступает смесь полезного сиг нала с шумом, причем f,e(f, -6Г, 35

f +ЬЕ), где f, — частота входного сигнала; f, — номинальное значение частоты входного сигнала; 2ь1 — полоса входного сигнала.

Компаратор 3 формирует импульсы нуль-пересечений с частотой входного сигнала, фронты которых совпадают с моментами пересечения входным сигналом нулевого уровня с положительной производной. Импульсы нуль-пересечений поступают на вход счетчика-делинуль-пересечений взаимно синхронизируются путем задержки последних на время, не превышающее шага квантования t=1/f . Синхронизированные импульсы нуль-пересечений совместно с другими выходными импульсами синхронизатора 5 поступают в соответствующие моменты времени на входы узлов обнаружителя и управляют его работой.

Алгоритм обработки последовательности синхронизированных импульсов нуль-пересечений заключается, во-первых, в формировании на интервале наблюдения (О, Т) дискретного аналога квадрата модуля комплексного корреляционного интеграла на дискретном множестве частот и Е(f, -F, f, +F)

Z(f,)= e " ", 1=1,L (1)

n=i где f =If -F +(1-1)if — опорные часо тоты; номинальное о значение часнала; (f,-F,f, +F) — диапазон анализа;

L=2F/elf+1 — число каналов анализа;

Af-=1/2f — шаг дискретизации чаесинхронизированных импульсов нуль-пересечений, поступивших в течение интервала наблюде— ния (О, Т);

t„E(О,Т) — моменты пс50

55 теля 4, который осуществляег деление частоты их следования на целое число раз, определяемое отношением

f к полосе ZdF входного сигнала. о

Прореженные таким образом импульсы нуль-пересечений поступают на первый вход 48 синхронизатора 5, на второй вход 9 которого поступают тактовые импульсы с частотой следования f поступающие также на вход второго счетчика 8. В синхронизаторе 5 тактовые импульсы и прореженные импульсы нуль-пересечений, и, во вторых, в нахождении частоты f, при которой Z(f ) принимает наибольР шие из превышающих порог обнаружения значений.

Импульсы тактовой частоты поступающие на вход счетчика 8, периодически изменяют состояние его Р двоичных разрядов с периодом Тр = . P

=2 /f =1/sf. Определяемое состояниями т °, Р разрядов счетчика 8 число и/2 о мнимая (sin2ll f p t„)

exP(j2l f< t„), 1=1,L, 5 где n — число импульсов тактовой частоты Й, поступающих на вход сч чика 8 за время t, связано с текущим значением фазы 2llnft опорного сигнала в п276йt в соответствующие моменты времени соотношением

2ll hf =27 n/2 +2llK, (2) где К вЂ” целое число.

В моменты времени t синхронизированный импульс нуль-пересечений разрешает запись в P-разрядный второй регистр 11 состояния P разрядов р второго счетчика 8 — числа n„/2 и через первый коммутатор 13 в старшие разряды P-разрядного третьего регистра 14 — состояния r младших разрядов второго счетчика 8 — числа

m„/2, которое связано с фазой 2 (f,—

F) „ опорного сигнала sin2ll(f, -F)t соотношением

1370584 (cos2ll f 8 t„) и ет- части функции

15

20 (3) 25

Выполнение соотношений (2) и (3) обеспечивается выбором соответствующих значений частот f, f, и разрядности P и г.

Вслед за этим синхронизатор 5 переключает первый коммутатор 13 на пропускание выходного сигнала первого сумматора 12, а на синхрониэирующий вход третьего регистра 14 подает серию из Ь-1 синхрониэирующих импульсов. В результате многократного суммирования первым сумматором 12 содержимого первого 11 и третьего 14 регистров в последнем последовательно 40 фиксируются числа (4) где 1Х) — дробная часть числа Х, 4S связанные с фазой, 2llfgtn опорного сигнала sin ll < t соотношением

2ь п 2 ll (f<> F) tll+(1- 1)2 lldf tll гш и 50

=2 -f+(1.-1) — (+2il (5) где (— целое число.

11оследовательность чисел (4) является адресами, по KQTopblM иэ постоянного запоминающего устройства 15 поочередно считываются в четвертый регистр 16 и подаются на первый вход второго сумматора 17 действительная

Г(f Г) t„=2llm „/2 +2ll S, где S — целое число;

2 =f /(f -F). ( t

mn — +(1-1) - 1 1=1 L пп 1

2г 2

С выхода второго сумматора 17 через пятый буферный регистр 18 по соответствующим 2L адресам оперативного запоминающего устройства 19 записываются результаты сложения:

С(„=С(„, +сîs2l f р t„;

t I взамен предыдущих сумм С „,, Sg „,, I считанных из оперативного запоминающего устройства 19 в шестой буферный регистр 20 и поданных на второй вход второго сумматора 17, причем С д

=Scо=oе

Вычисления L чисел (4) и соответствункщих 2Ь сумм (6) заканчивается до прихода следующего (и+1)-го прореженного импульса нуль-пересечений на вход 48 синхронизатора 5, после чего весь цикл повторяется.

Таким образом, практически сразу после прихода последнего на интервале наблюдения (О, Т) N-ro прореженного импульса нуль-пересечений в оперативном запоминающем устройстве 19 записаны результаты накопления: и

С „=,У cos2ll f g t„; ь.

N фг

s = Q sin2llf< t„, 1=1,L. (7)

ll- I

После этого синхронизатор 5 переводит обнаружитель-измеритель частоты в режим поиска максимума квадрата модуля корреляционного интеграла: записывает в первый счетчик 6 число 1, а в седьмой регистр 24 через второй коммутатор 22 с входа 23 — код Z noрога обнаружения, переключает второй коммутатор 22 на пропускание выходного сигнала квадратора 21 и считывает поочередно в шестой регистр 20 результаты накопления С и S ä, 1=1,Е, из оперативного запоминающего устройства 19. Последние служат адресами, по которым из постоянного запоминающего устройства 35 считываются их квадраты, подаваемые на входы сумматора 37 непосредственно (S ) и чес,н рез регистр 36 (С < ).

Каждое иэ формируемых на выходе сумматора 37 квадратора 21 значение квадрата модуля корреляционного интеграла

4(й ) S<„+C< 1 f Ë ь (8)

I I

1370584 комплексного корреляционного интеграла и цикл работы повторяется.

Синхронизатор 5 работает следующим образом.

По фронту прореженного импульса нуль-пересечения, поступающего на первый вход 48 синхронизатора 5, четвертый D-триггер 47 переключается в состояние "1". По фронту первого (после фронта прореженного импульса нуль-пересечения) импульса сигнала тактовой частоты f, поступающего на второй вход 9 синхронизатора 5, в состояние "1" переключается пятый

D-триггер 49, тем самым сбрасывая в нуль четвертый D-триггер 47, а по фронту второго тактового импульса пятый 0-триггер 49 переходит в состояние "0". Так на выходе пятого

D-триггера 49 формируется синхронизированный импульс нуль-пересечения.

Синхронизированные импульсы нульпересечений поступают на вход установки в "0" счетчика 39, тем самым снимается сигнал переполнения с выхода переноса счетчика 39 и разрешается прохождение тактовых импульсов через схему ИЛИ 38 на синхронизирующие входы счетчика 39 и регистров 40 и 42. Состояния счетчика 39, фиксируемые в первом регистре 40, являются адресами, по которым иэ постоянного запоминающего устройства 41 извлекаются и фиксируются во втором регистре 42 коды, определяющие состояния выходов 34.1-34.15 синхронизатора 5.

По переполнению счетчика 39 сигналом с выхода переноса запрещается прохождение тактовых импульсов через схему ИЛИ 38 до прихода следующего синхронизированного импульса нуль-пересечения. Емкость счетчика 39 определяется объемом оперативного запоминающего устройства 19. ! пропорциональное мощности сигнала на частоте f, сравнивается с содержимым седьмого регистра 24 в стробируемом блоке 25 сравнения. Если какое либо значение Z(f ) превосходит содержи- 5 мое регистра 24, то стробирующий импульс синхронизатора 5 проходит с входа на выход блока 25 сравнения и производит запись в седьмой регистр 24 через второй коммутатор 22 этого эна- 10 чения, а в первый регистр 7 записывает

Счетчик-делитель 43 формирует импульсы с периодом следования, равным длительности временного интервала наблюдения Т. По фронту каждого такого импульса первый D-триггер 44 переключается в состояние "1", тем самым определяя конец интервала наблюдения.

Первый синхронизированный импульс нуль-пересечения, пришедший после этого, переключает в состояние 1 второй D-триггер 45. Сигнал с выхода второго D-триггера 45 сбрасывает в нуль первый D-триггер 44 и переключает постоянное запоминающее устройстсостояние первого счетчика 6. Состояние первого счетчика 6 после каждого сравнения увеличивается на единицу, принимая ряд значений 1=1,Ь.

В конечном итоге после просмотра всех Е значений Z(f ) в первом регистре 7 записывается оценка частоты

1 „ максимальной составляющей комплексного корреляционного спектра (1).

Каждое иэ L значений квадрата модуля корреляционного интеграла

Z(fK) (8) также поступает на первый вход 30 блока 27 определения отношения сигнал/шум, на второй вход 31 блока 27 поступают стробирующие импульсы, прошедшие на выход блока 25 сравнения, на третий вход 32 блока 27 поступают стробирующие импульсы, а на четвертый вход 33 блока 27 поступает сигнал, переводящий обнаружитель в режим поиска максимума квадрата модуля корреляционного интеграла.

По окончании режима поиска максимума квадрата модуля корреляционного интеграла синхронизатор 5 переводит обнаружитель-измеритель частоты в режим начала формирования комплексного корреляционного интеграла: переключает второй коммутатор 22 на пропускание сигнала с входа 23 установки порога Z„, обнаружения, переводит оперативное запоминающее устройство 19 в режим записи (уровень "0" на входе управления режимом), что вызывает появление на его выходе нулевого кода, который записывается в шестой регистр 20, Таким образом, формируются значения C Sg<>

Далее, как описано выше, в оперативном запоминающем устройстве 19 фиксируются результаты сложения (6) для п=1. С приходом следующего (второго) на интервале наблюдения (О, Т) прореженного импульса нуль-пересечения на вход 48 синхронизатора 5 последний переводит обнаружитель-измеритель частоты в режим формирования

137058

КР -P2.

Р -Р г (9) где P — мощность смеси на выходе уз- 30 кополосного фильтра, Рг +Ры

Рг — мощность смеси на выходе широкополосного фильтра, с +Рог 35

Рс — мощность сигнала;

С1

P I N,(F)dF; г, r„

P„= N.(F) dF;

Ъ

N (F) — энергетический спектр шума; о

45

Р4 F5

K=----F. -F !

Pu z

Ры причем

f e(Р„г,) (FÄ F4), 50 где f — частота принимаемого сиг0 нала.

Обнаружитель-измеритель частоты эквивалентен параллельному соединению набора полосовых фильтров. Для измерения отношения сигнал/шум необходимо сформировать соответствующие фильтры и произвести вычисления по формуле (9). во 41, устанавливая режим поиска максимума модуля комплексного корреляционного интеграла. По следующему синхронизированному импульсу нульпересечения перекяючается в состояние 5

"0" второй D-триггер 45 и в состояние

"1" третий D-триггер 46. Сигнал с его выхода переключает постоянное запоминающее устройство 41, устанавливая режим начала формирования комплекс- 10 ного корреляционного интеграла. С приходом следующего синхронизированного импульса нуль-пересечения третий Dтриггер 46 сбрасывается в нуль, при этом устанавливается режим формирова- 15 ния комплексного корреляционного интеграла. Цикл работы повторяется, Для определения отношения сигнал/

/шум достаточно принимаемую смесь сигнала с шумом подать на входы двух 20 фильтров: узкополосного и широкополосного, — причем отношение их полос известно и равно К, измерить ее мощность на выходе каждого фильтра и определить отношение сигнал/шум как

4 10

Блок 27 определения отношения сигнал/шум (фиг. 3) работает следующим образом.

С началом режима поиска максимума квадрата модуля комплексного корреляционного интеграла сигнал, поступающий на четвертый вход 33 блока 27, разрешает прохождение импульсов с второго входа 31 блока 27 через втррую схему ИЛИ 61 на вход установки в "0" первого накопительного регистра 52 и снимает блокировку по входу установки в "0" с первого D-триггера 62, второго накопительного регистра 56 и M регистров 50.1-50.M. В регистры 50.1-50.М стробирующими импульсами, поступающими на третий вход

32 блока 27, записываются значения

Z(fg) (8), последовательно поступающие с выхода квадратора 21 на первый вход 30 блока 27. С приходом стробирующего импульса, прошедшего на выход схемы 25 сравнения и на второй вход 31 блока 27, устанавливаются в "0" первый накопительный регистр 52 и счетчик 60, тем самым снимается сигнал переполнения с выхода переноса счетчика 60, если он был, и разрешается прохождение G импульсов через первую схему ИЛИ 59 (где С, — емкость счетчика 60, причем G M), а также устанавливается в состояние "1" первый D-триггера 62 — фиксируется факт превышения уровня сигнала порога обнаружения.

В первом накопительном регистре 52 последовательно записываются суммы

1...С значений Z(f ). С приходом последнега импульса с выхода схемы 25 сравнения и приходом G стробирующих импульсов на третий вход 32 блока 27 в первом накопительном регистре 52 записывается сумма С значений Z(fg) (8), сгруппированных вокруг максимума

P, =QZ(fZ), (10) е, где 1, =1 „-M+1; а счетчик 60, досчитав до G, запрещает прохождение импульсов через первую схему ИЛИ 59. Таким образом, формируется узкополосный фильтр с полосой пропускания СИ и оценивается мощность (10) смеси сигнала с шумом на его выходе.

Одновременно все L значений Z(fр) (8) поступают на вход второго сумма!

1370584

1,1 тора 55 и Во втором накопительном регистре 56 записываются результаты сложения

Р =Р<., +Z(f<), 1=1,L, (11) взамен предыдущей суммы Р,, причем

P =О. После прихода L значений Z(f ) (9) во втором накопительном регистре 56 записывается сумма

Ь

P,= Z(f<). (12)

С= 10

Таким образом, формируется широкополосный фильтр с полосой пропускания Laf и оценивается мощность (12) смеси сигнала с шумом на его выходе.

IIo окончании режима поиска макси- 15 мума квадрата модуля комплексного корреляционного интеграла Z(fp ) в буферных регистрах 53 и 57 фиксируются значения P (10) и Р (12), а во втором Р-триггере 63 — факт обнаружения 20 сигнала. Эта информация поступает на первый 65, второй 58 и третий 64 входы вычислителя 54, где по формуле (9) определяется отношение сигнал/шум, L 25 причем К=-, С выхода второго D-тригG гера 63 сигнал поступает также на второй выход 29 блока 27 и может быть использован для индикации обнаружения сигнала. Одновременно происходит 30 установка в "0" первого D-триггера 62, первого 52 и второго 56 накопитель-! ных регистров и регистров 50.1-50.М, после чего блок 27 определения отношения сигнал/шум готов к следующему циклу работы. При M=G=1 конструкция блока 27 определения отношения сигнал/шум может быть упрощена за счет. исключения блоков 60, 59, 51, 50.

Формула изобретения

Цифровой обнаружитель-измеритель частоты по авт. св. ¹ 1092733, о т— л и ч а ю шийся тем, что, с це- 45 лью расширения функциональных возможностей, в него введен блок определения отношения сигнал/шум, содержащий последовательно соединенные М регистров, первый сумматор, первый накопительный регистр, выход которого дополнительно соединен с вторым входом первого сумматора, первый буферный регистр и вычислитель, выход которого является выходом блока, и последовательно соединенные второй сумматор, вход которого соединен с входом первого из M регистров, второй накопительный регистр, выход которого дополнительно соединен с вторым входом второго сумматора, и второй буферный регистр, выход которого соединен с вторым входом вычислителя, а также первую схему HJJH, счетчик, выход переноса которого соединен с первым входом первой схемы ИЛИ, вторую схему ИЛИ, выход которой соединен с входом установки в "0" первого накопительного регистра, первый D-триггер, íà D-вход которого подан уровень логической единицы, и второй D-триггер, D-вход которого соедичен с выходом первого D òðèããåðà, а выход соединен с третьим входом вычислителя, объединены первый вход второй схемы

ИЛИ, синхронизирующий вход первого

DL — триггера и вход установки в "0" счетчика, объединены второй вход первой схемы ИЛИ и синхронизирующие входы второго накопительного регистра и

M регистров, объединены второй вход второй схемы ИЛИ, синхронизирующие входы второго D-триггера, первого и второго буферных регистров и входы установки в 0 первого D-триггера, второго накопительного регистра и

М регистров, выход первой схемы ИЛИ соединен с синхронизирующим входом счетчика и первого накопительного регистра, причем выходы блоков устройства сравнения, квадратора и управляющие входы блоков устройства сравнения, второго коммутатора, соединены соответственно с входами счетчика, второго сумматора, вторым входом первой схемы ИЛИ, вторым входом второй схемы ИЛИ блока определения отношения сигнал/шум.

1370584

3t ЗЗ

В2 УО

Дцг. д

Составитель В. Новоселов

Редактор И.Рыбченко Техред А.Кравчук Корректор M.Пожо

Заказ 415i45 Тираж 772 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r.Óæroðîä, ул.Проектная, 4