Устройство для решения систем линейных алгебраических уравнений

Устройство для решения систем линейных алгебраических уравнений

Иллюстрации

Показать все

Реферат

 

Изобретение относится к цифровой вычислительной технике, в частности к специализированным вычислителям для уравнений. Цель изобретения - повышение производительности . Указанная цель достигается тем, что в устройство, содержащее блок 1 ввода, блок 8 вывода, блок 7 программного управления, блок 2 буферной памяти, введены блок 3 деления , блок 5 умножения, блок 6 вычитания , блок 4 элементов ИЛИ с соответствующими связями. 9 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„SU„„1 320656

А1

151) G 06 F 15/32

° сг " " ч

l3 ",13!

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ЬФЫ (.А

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ фиг. 1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3891036/24-24 (22) 29.04.85 (46) 30.01.88.Бюл. № 4 (71) Институт проблем моделирования в энергетике АН УССР и Киевский институт инженеров гражданской авиации (72) В.Ф,Евдокимов, А.Н.Задерей, А.Г.Кофто, Л.Я.Нагорный и Ю.Н.Юрьев (53) 68!.32 (088.8) (56) Авторское свидетельство СССР № 940167, кл. G 06 F !5/32, 1979.

Авторское свидетельство СССР № 813444, кл. G 06 F 15/32, 1977 ° (54 ) УСТРОЙСТВ0 Д1И РЕШЕНИЯ СИСТЕМ

31ИНЕЙНЬИ А.11ГЕВРАИЧЕСКИХ УРАВНЕНИЙ (57) Изобретение относится к цифровой вычислительной технике, в частности к специализированным вычислителям для решения уравнений. Цель изобретения - повышение производительности, Укаэанная цель достигается тем, что в устройство, содержащее блок 1 ввода, блок 8 вывода, блок 7 программного управления, блок 2 буферной памяти, введены блок 3 деления, блок 5 умножения, блок 6 вычитания, блок 4 элементов ИЛИ с соответствующими связями. 9 ил.

1370656

Изобретение относится к цифровой вычислительной технике, в частности к специализированным вычислителям для решения уравнений.

Цель изобретения — увеличение про5 изводительности.

На фиг. l представлена функциональная схема устройства для решения систем линейных алгебраических уравнений (СЛАУ); на фиг, 2 — функциональная схема блока буферной памяти; на фиг. 3 - функциональная схема блока управления; на фиг, 4 — функциональная схема узла постоянной памяти 15 блока управления; на фиг. 5 — временная диаграмма работы операционных блоков устройства при решении СЛАУ с п = 4; на фиг, b — временная диаграмма работы блока программного уп- 20 равления устройства при решении СЛАУ с n = 4; на фиг. 7-9 — временная диаграмма работы узлов блока буферной памяти и операционных блоков.

Устройство образуют блок 1 ввода, 25 блок 2 буферной памяти, блок 3 деления, блок элементов ИЛИ 4, блок 5 умножения, блок 6 вычитания, блок 7 программноro управления, блок 8 вывода. 30

Блок 2 буферной памяти содерж т с первого по четвертый буферные регистры 9„ — 9,, первую 10, и вторую 10> стеконые памяти, с первого по четвертый узлы элементов ИЛИ

11, — 11 первой группы, с первого по третий узлы элементов ИЛИ 12,—

12 второй группы, узел элементов

И 13, первый !4, и второй 14 стековые регистры. 40

Блок 7 программного управления состоит из узла 15 синхронизации и узла 16 постоянной памяти.

Узел 15 синхронизации содержит

D-триггеры 17, — 17,, три элемента 45

2-2 -HJIH-HE 18, — 18, три элемента

И 19, — 19, HS-триггер 20, генератор 21 прямоугольных импульсов, элемент ИЛИ 22, однонибратор 23> счетчик 24, компаратор 25 и управляющие входы 26.

Узел 16 постоянной памяти образуют с первого по пятый буферные регистры 27,-27, и с первой по восьмую секции памяти 28,-28, причем секции

28 узла постоянной памяти содержат первый 29, и второй 29 буферные регистры, элемент И-HE 30 и элемент

31 з адержки °

Блок 1 ввода предназначен для ввода извне, временного хранения и передачи в блок оперативной памяти эначений коэффициентов исходной матрицы и вектора правых частей решаемой системы уравнений. Блок 2 памяти служит для приема, хранения и выдачи в требуемый момент времени исходных данных, промежуточных и конечных результатов вычислений. Блок 3 деления вычисляет значения коэффициентов sepxней треугольной матрицы U и коэффициентов вектора правой части у. Блок

5 умножения предназначен для вычисления значений произведений коэффициентон 1;, U „ или 1; у, или U х (i, 13 )У !1 ) к = 1, n) н соответствии с реализуемым алгоритмом. Блок 6 вычитания нычисляет значения элементов нижней треугольной матрицы L вектора х и всех необходимых промежуточных разностей. Блок 7.управления служит для управления вводом, выводом и взаимодействием нсех блоков в процессе обработки информации. Блок 8 вынода предназначен для приема, временного хранения и индикации значений искомого вектора неизвестных.Буферные регистры 9, — 9, представляют собой набор (р + 1) кольцевых регистрон (р - разрядность обрабатываемых чисел) и предназначены для приема в ближайшую к выходу свободную ячейку, хранения и поэлементной выдачи (посредством сдвига содержимого всего буфера) информации в порядке поступления (дисциплина обслуживания УТРО) с возможным восстановлением считанной информации (путем передачи ее по кольцу в конец очереди) или беэ восстановления, Стековые памяти 10 и

10 предназначены для промежуточного хранения и неоднократной выдачи значения одного из промежуточных результатов. Узел элементов И 13 разрешает передачу результатов в блок 8 выводов. Стековые регистры 14, и

14 представляют собой группы из (р+1) ренерсивных сдвиговых регистров, предназначенных для приема в перную от выхода ячейку (путем сдвига содержимого всего стека), хранения и выдачи из первой ячейки (путем обратного сдвига) результатов промежуточных вычислений н порядке, обратном поступлению (дисциплина обслуживания LIF0) Узел 15 синхронизации представляет собой совокупность гене1370656 вычитания, блока 5 умножения и блока

3 деления, буфер ныи регистр 29, — для хранения инфо„".".ации об инициации (или запрете) в текущем такте работы соответствующего элемента блока буферной памяти 2, буферный регистр

29„- для хранения информации о режиме (" Запись" — Чтение ) работы соответствующего элемента блока 2 буферной памяти в текущем такте работы.

Элемент 31 задержки служит для согласования во времени работы буферных регистров 29 и 29„. Элемент И-НЕ 30 выр абатыв ае т си гнал "Чтение ", поступающий в буферный регистр 29 „.

Работа устройства может быть пояснена на примере решения системы четырех (и = 4 ) линейных алгебраических уравнений с четырьмя неизвестными вида Лд= н с использованием метода прямого треугольного разложения. Этот метод состоит в последовательности преобразований, заключающихся в представлении матрицы коэффициентов А размерности (п х п) в виде произведения нижней 1 и верхней U треугольных матриц (А = LV), решении системы уравнений L „= в (прямой ход) и решении системы уравнений U, = у (обратный ход ) °

Работу устройства можно описать с помощью представленной на фиг.5 временной диаграммы, поясняющей параллельно-конвейерное функционирование блоков деления 3, умножения 5 и вычитания 6. Работа всего устройства синхронизирована тактовой последовательностью с периодом, работа операционных блоков синхронизирована тремя тактовыми последовательностяMH ф, ф» и Ф (соответственно для блоков деления, умножения и вычитания) с периодом — 3 причем эти последовательности сдвинуты друг относительно друга на время 2 . За время 3 i в каждом операционном блоке выполняются следующие действия: прием операндов, собственно обработка, выдача результата.

Выдача результата из одного опера-. ционного блока совпадает с приемом результата в следующем по конвейеру операционном блоке, что определяет смещение на время 2 ., Работа всего устройства разделена на циклы длительностью 7, каждый иэ которых составляют последовательно выполняемые действия в блоке 3 деления, блоке 5 ратора тактовых сигналов, схемы старт-стопного управления генератором и схемы распределения синхронизирующих сигналов на основе кольцевого сдвигового регистра и предназЬ начен для выборки тактовых серий, обеспечивающих взаимодействие во времени основных блоков устройства.узел

l6 постоянной памяти представляет собой набор запоминающих модулей,содержащий информацию о необходимости функционирования любого блока в течение любого такта работы всего устройства, а также информацию о режи- 15 ме работы (Запись" или "Чтение" ) блока 2. D-триггеры 17, — 17 являются запоминающими элементамй кольцевого сдвигового регистра, Схемы 22И-ИЛИ-НЕ 18, — 18 предназначены для обеспечения необходимых логических функций на входах D-триггеров кольцевого сдвигового регистра. Элементы И 19 — 19 разрешают выдачу

1 1 тактовых импульсов на синхронизирующие входы буферов узла постоянной памяти с целью считывания информации об инициации (или запрете) функционирования соответственно блока 3 деления, блока 5 умножения и блока 6 вычитания. Одновибратор 23 предназначен для формирования задержанного сигнала "Сброс" для счетчика 24 и для узла 16 постоянной памяти, сигнала начальной установки бегающей едиtt !1

35 ницы в D-триггере 17 и 0 в триггерах 17 и 17 и сигнала "Пуск" для старт-стопного элемента (RS-триггера 20), управляющего работой генератора 21 прямоугольных импульсов.

Счетчик 24 предназначен для фиксации порядкового номера каждого тактового импульса. Компаратор 25 служит для определения момента завершения функционирования устройства (выработка сигнала "Стоп" ), В секциях

28„- 28 хранится информация о необходимости функционирования и режиме работы (Запись -"Чтение" ) элементов блока 2 памяти соответственно буферных регистров 9, и 9, стековой памяти 10,, стекового регистра 14„ буферного регистра 9, > стековой памяти 10, стекового регистра 142 и буферного регистра 9 <. Буферные регистры 27, - 27 предназначены для xqaнения информации об инициации (или запрете) в текущем такте работы соответственно блока 8 вывода, блока 6

0656

ro импульса серии ф„на первый выход узла 15 синхронизации;

- поступая на четвертый вход элементов 2-2И-ИЛИ-НЕ 18,-18, подготавливается сдвиг вправо бегающей единицы в кольцевом регистре; — поступая на счетный вход счетчика 24, добавляет единицу к содержимому счетчика;

f0 — поступает через четвертый выход узла 15 синхронизации и четвертый вход узла 16 постоянной памяти на третьи входы секций 28, - 28, и на третьи входы буферных регистров 27„

15 и 27 как стробирующий сигнал считывания управляющей информации из узла постоянной памяти 16 блока 7 управления.

Проходя через элемент ИЛИ 22,этот

20 импульс поступая на синхронизирующие входы D-триггеров 17, и 17,, производит сдвиг вправо бегающей единицы в кольцевом регистре, с выхода элемента И 19 снимается серия Ф ; — поступая на управляющий вход компаратора 25, производит сравнение содержимого счетчика 24 с состоянием блока клавишного набора 26, на кото30 ром занесена информация о количестве тактов, необходимых для решения данной задачи.

5 137 умножения и блоке 6 вычитания, т.е. на протяжении всего операционного конвейера. Длительность серии определяется временем выполнения операции в блоке 3 деления, так как операция деления является самой длительной.

Автоматическая работа устройства начинается при поступлении сигнала

"Пуск" с второго выхода блока 1 ввода на вход блока 7 управления, на второй управляющий вход блока 2 оперативной памяти и на управляющий вход блока Ы вывода. При этом в начальном (нулевом) такте по сигналу Пуск" происходит следующее: — буферный регистр блока 1 ввода переводится в режим "Чтение — буферный регистр блока вывода

8 переводится в режим "Запись"; сигнал Пуск" с второго управляющего входа блока 2 буферной памяти поступает как сигнал "Сброс" на первые входы всех буферных регистров

9, — 9 „ (и стековых регистров 14, и

14 ) и устанавливает в их указателях свободных ячеек коды 00-01, подготавливая для приема информации первые ячейки этих узлов памяти; задерживаясь на время переходных процессов в других блоках, сигнал "Пуск" с выхода одновибратора

23 узла 15 синхронизации поступает на S-вход BS-триггера 20, который потенциалом l со своего прямого выхода запускает генератор 21 прямоугольных импульсов, на установочный вход счетчика 24, сбрасывая его в

0, на сдвиговый кольцевой регистр узла синхронизации, подготавливая установку. в нем кода "100 (т.е °

D-триггер 17, — в состоянии "1", а

17 - 17) - a состоянии "0"), подготавливая к работе элемент И 19„, с которого снимается серия Ф*(с элементов И 19, и 19, снимаются соответственно серии Ф и ф„), на второй вход элемента HJIH 22, с выхода которого в качестве сигнала "Строб 7" поступает на синхронизирующие входы

D-триггеров 17 — 17 кольцевого

1 з регистра, устанавливая в нем код

"100" (бегающая единица в начале кольца).

Далее первый импульс с выхода генератора 21 прямоугольных импульсов выполня ет следующее . — поступая на первый вход элемента И 19 „, формирует и выдает первоБ первом такте работы устройства в узел 16 постоянной памяти блока 7 управления поступают стробирующие сигналы. На первый вход узла постоянной памяти поступает импульс серии

Ф, по которому считывается информацйя о сигналах Строб 3 с выхода буферного регистра 27 ("1", если требуется функционирование блока 3 деления в данном такте) или об отсутствии сигнала ("0", если не требуется выполнение операции деления в данном такте). Б данном случае в первом такте работы устройства блок 3 деления не должен быть активизирован, так как он еще не принял операнды.

Поэтому иэ буферного регистра 27, считывается код "0", на третьи входы всех секций 28, - 28 и буферных регистров 27, и 27, поступает сигнал, стробирующий считывание информации

55 из буферных регистров сигналов активизации (буферных регистров 29 всех секций, буферных регистров 27„ и

27>) и буферных регистров режимов (буферные регистры 29 всех секций

1370656

28, — 28, ), Так как в первом такте работы устройства необходима активизация только блока 1 ввода и буферного регистра 9, блока 2 (для передачи коэффициентами, = 1, из блока 1 ввода в буферный регистр 9,), код "1" считывается из буфера 27 (сигнал "Строб 1" для блока 1 ввода в режиме "Чтение" на синхронизирую- 1О щий вход блока 1 ввода с четвертого выхода блока 7 управления) и из буферного регистра 29, секции 28„ (сигнал "Строб 9.1"), который через второй выход секции 28,, соответст- 15 вующую (первую) линию второго выхода узла 16 постоянной памяти и второго выхода блока 7 управления и синхронизирующий вход 2 блока поступает на третий (синхрониэирующий) 20 вход буферного регистра 9„ ° Кроме того, сигнал с выхода буферного регистра 29„, стробирует работу буферного регистра 29,. Задержанный на время переходных процессов в буферном регистре 29„ сигнал "Строб 28 ° 1" с выхода линии 31 задержки разрешает установку кода 0" (режим Чтение" для буферного регистра 29 ) на первом входе буферного регистра 29 3О с выхода элемента И-НЕ 30 секции 28,, Так как буферный регистр 9, блока 2 должен работать в режиме "Запись" для приема коэффициента ц„,, с выхода буферного регистра 29 считывается код 1" через первый выход секции

28, и соответствующую (первую) линию первого выхода узла 16 постоянной памяти, первого выхода блока 7 управления, первого управляющего входа 40 блока 2 на четвертый вход (вход режима) буферного регистра 9,. При этом информация (коэффициента Q ) с первого выхода блока I ввода через третий вход блока 2 по второму входу 45 блока 11 поступает на пятые входы буферных регистров 9,, 9, 9 и сте-, ковой памяти 10,, второй вход узла

11, второй вход узла 12, и далее на первый вход узла II . Но иэ всего множества входов открытым является только пятый вход буферного регистра, в первую ячейку которого записывается коэффициент g „ . На этом все действия первого такта работы пред- 55 лагаемого устройства завершаются.

Назначение всех выходов блока 7 управления приведены на фиг.6. Диаграмма работы устройства с указанием состояний входов и выходов основных блоков приведены на фиг. 7-9 °

На втором такте работы по сигналу

"Строб I" поступающему с четвертого выхода блока 7 управления на синхрониэирующий вход блока 1 ввода, происходит. выдача коэффициента а, с первого выхода блока ввода через третий вход блока 2 буферной памяти, уэ 11 и 11,, узел 12 и третий выход блока 2 буферной памяти на первый вход блока 3 деления. Одновременно по сигналу "Чтение 9.1" поступающему с первого выхода через первый управляющий вход блока 2 буферной памяти на четвертый вход буферного регистра 9,, и по сигналу "Строб

9.!", поступающему с второго выхода блока 7 управления через синхронизирующий вход блока 2 на третий вход буферного регистра 9,, происходит выдача элемента 1 „ (с рециркуляцией) с выхода буферного регистра 9, через первый информационныи выход блока 2 на второй информационный вход блока

3 деления. По сигналу "Делитель",поступающему с пятого выхода блока 7 управления на управляющий вход блока

3 деления, происходит прием делимого ц„и делителя 1„ на регистры операндов блока 3 деления °

На третьем шаге по сигналу, поступающему с четвертого выхода блока 7 управления на синхронизирующий вход блока 1 ввода, происходит выдача коэффициента д, = 1, с первого выхода блока 1 ввода через третий вход блока 2 и узел 11 з на первый вход стековой памяти IO, одновременно по сигналу Запись", поступающему с первого выхода блока 7 управления через первый управляющий вход блока 2 на второй вход стековой памяти 10, и стробирующему сигналу, поступающему с второго выхода блока 7 управления через синхрониэирующий вход блока 2 на третий вход стековой памяти IO °, у ° происходит занесение коэффициента

1 < д, в стековую память 10,.Одновременно в блоке деления происходит вычисление элемента верхней треугольной матрицы U „ по формуле

"и =

На четвертом шаге с первого выхода блока 7 управления через первый

1370656

10 управляющий вход блока буферной памяти поступает код, один разряд которого, поступая на четвертый вход буферного регистра 9, определяет для него режим "Запись", следующий разряд, поступая на второй вход стековой памяти 10,, определяет для него режим

"Запись", следующий разряд, поступая на четвертый вход стекового регистра 10

14, определяет для него режим "Запись", следующий разряд, поступая на второй вход стековой памяти 10,, определяет для него режим "Чтение", 1Io стробу, поступающему с второго 15 выхода блока управления через синхронизирующий вход блока 2 на третьи входы буферных регистров 9, стековых регистров стековой памяти 10, подтверждаются режимы работающих в 20 данный момент узлов блока 2. Одновременно по сигналу, поступающему с четвертого выхода блока 7 управления на синхронизирующий вход блока 1 ввода, происходит передача коэффициен- 25 та „, с первого выхода блока 1 ввода через третий вход блока 2 и узел элементов ИЛИ 11, на пятый вход буферного регистра 9,, где элементд.„ запоминается. Одновременно вычис ".н- 30 ный элемент U „ с выхода блока 3 деления через блок 4 поступает на второй вход блока 5 умножения, а через первый вход блока 2 и группу элеентов ИЛИ 11 элемент и, поступа- 35 ет на первый вход стековой памяти

10,, где запоминается, С первого входа блока 2 элемент О, поступает на пятый вход стекового регистра 14,, где запоминается. Одновременно счи- 40 тывается коэффициент 1, = U, с выхода стековой памяти 10 на пятый вход буферного регистра 9,, а через узлы 12 и 12 с третьего выхода блока 2 поступает на первый вход бло- 45 ка 5 умножения. Одновременно по сигналу умножить", поступающему с шестого выхода блока 7 управления на управляющий вход блока 5 умножения, происходит прием на входные регистры блока 5 умножения сомножителей

1 „, и U, ° На пятом шаге по сигналу, поступающему с четвертого выхода блока 7 управления на синхронизирующий вход блока 1 ввода, вводится элементд, = 1, с первого выхода блока 1 ввода через третий вход блока 2 и узел 11 на первый вход стез ковой памяти 1 0, где э апоми нает ся по сигналу "Запись", поступающему с первого выхода блока 7 управления через первый управляющий вход блока

2 на второй вход стековой памяти 10,, и сигналу "Строб", поступающему с второго выхода блока 7 управления через синхронизирующий вход блока 2 на третий вход стековой памяти 10

Одновременно в блоке умножения 5 производится операция вычисления произведения П 2,7 = 1т, U „

На шестом шаге по сигналу "Ввод", поступающему с четвертого выхода блока 7 управления на синхронизирующий вход блока 1 ввода, происходит передача коэффициента Cc q с первого выхода блока 1 ввода через третий вход блока 2, узлы 12, и 12 и третий выход блока 2 на первый вход блока 6 вычитания, на второй вход которого подается произведение П „, с выхода блока 5 умножения, Одновремен» но по сигналу "Вычесть!1, приходяще у с седьмого выхода блока 7 управления на управляющий вход блока 6 вычитания, осуществляется прием уменьшаемого a., и вычитаемого П „на входные регистры.

Таким образом заполняется вычислительный конвейер, Дальнейшая обработка информации осуществляется в соответствии с пошаговой временной диаграммой работы основных узлов устройства для решения СЛАУ, представленной на фиг ° 7-9. В конце вычислений основные узлы устройства для решения СЛАУ находятся в состоянии, при котором во входном буфере блока 1 ввода хранятся коэффициенты исходной расширенной матрицы (A В),в буферном регистре 9, — диагональные элементы (111Ф 12дэ 1,э э 144j нижней треугольной матрицы Ь, в буферном регистре 9 — остальные элементы

3 этой матрицы в такой последовательности: 1, 1 „) 41ю 1 злу 1 Ф ) 1Ф3 у т. е. по столбцам, в стековом регистре 14, — недиагональные элементы верхней треугольной матрицы U в такой последовательности: (1,4, U, U U» U „) (no столбцам в обратном порядке), в стековом регистре 14 < — элементы (y» у, у„), в выходном буфере блока 8 вывода - вектор результата (х 4 у gy х 3у х х 3

Автоматический этап работы устроиства заканчивается после того, как

137065 счетчик 24 узла l5 синхронизации блока 7 управления пересчитает 86 тактов (для выбранного примера), при этом состояние счетчика 24 соответ5 ствует состоянию блока клавишного набора 26 и с выхода компаратора 25 на R-вход КЯ-триггера 20 поступает сигнал "Стоп", который останавливает работу генератора 21 прямоугольных импульсов.

Устройство для решения СЛАУ является конвейерным, синхронным вычислителем, так как при выборе основных принципов структурной организации 15 устройства учтено, что решающим фактором повышения быстродействия является совмещение процессов обработки, Формула из обретения 20

Устройство для решения систем линейных алгебраических уравнений, содержащее блок ввода, блок вывода, блок программного управления, блок 25 буферной памяти, первый информационный выход блока ввода подключен к первому информационному входу блока буферной памяти, первый выход блока программного управления подключен к 30 входу задания режима блока буферной памяти, о т л и ч а ю щ е е с я тем, что, с целью увеличения производительности, оно содержит блок деления, блок умножения, блок вычитания, блок элементов ИЛИ, второй выход блока программного управления подключен к синхронизирующему входу блока бу-, ферной памяти, выход готовности блока ввода подключен к входам запуска 40 блока буферной памяти, блока программного управления и блока вывода,третий выход блока программного управления подключен к синхронизирующему входу блока вывода, четвертый выход 45 блока программного управления подключен к синхронизирующему входу блока ввода, пятый, шестой и седьмой выходы блока программного управления подключены соответственно к синхронизирующим входам блоков деления,умножения и вычитания, первый информационный выход блока буферной памяти подключен к первому информационному входу блока деления, второй информационный выход — к первому входу блока элементов KIH, третий информационный выход — к второму информационному входу блока деления и первым ин6

l2 формационным входам блока умножения и блока вычитания, четвертый информационный выход - к информационному входу блока вывода, выход результата блока деления подключен к второму входу блока элементов HJIH и третьему информационному входу блока буферной памяти, выход блока элементов ИЛИ подключен к второму информационному входу блока умножения, выход результата которого подключен к второму информационному входу блока вычитания, выход результата которого подключен к второму информационному входу блока буферной памяти, причем блок буферной памяти содержит четыре буферных регистра, две стековые памяти, два стековых регистра, четыре узла .элементов HJIH первой группы, три узла элементов ИЛИ второй группы и узел элементов И, входы запуска с первого по четвертый буферных регистров и перво"о и второго стековых регистров подключены поразрядно к входу запуска блока буферной памяти, первые установочные входы первого и четвертого буферных регистров, первой и второй стековых памятей подключены к первому установочному входу блока буферной памяти, вторые установочные входы второго и третьего буферных регистров подключены к второму установочному входу блока буферной памяти, синхровходы буферных регистров с первого по четвертый, а также первого и второго стековых регистров подключены поразрядно к синхронизирующему входу блока буферной памяти, входы задания режима буферных регистров с первого по четвертый первой и второй стековых памятей, первого и второго стековых регистров и первый вход узла элементов И поразрядно подключены к входу задания режима блока буферной памяти,информационные входы первого, второго и третьего буферных регистров,первого стекового регистра первый вход первого узла элементов HJIH первой группы, первый вход второго узла элементов ИЛИ первой группы и первый вход первого узла элементов ИЛИ второй группы поразрядно подключены к выходу третьего узла элементов HJIH первой группы, первый вход которого подключен к второму информационному входу блока буферной памяти, а второй вход - к первому информационному

13 13706 входу блока буферной памяти> первый вход четвертого узла элементов KIH первой группы, второй вход первого узла элементов ИЛИ первой группы,ин5 формационный вход первой стековой памяти, информационный вход второй стековой памяти подключены к третьему информационному входу блока буферной памяти, первый, второй, третий и Ið четвертый информационные выходы блока буферной памяти подключены соответственно к выходу первого буферного регистра, выходу второго стекового регистра, выходу второго узла эле- 15 ментов ИЛИ второй группы, к выходу узла элементов И, второй вход которого подключен к выходу первого узла элементов ИЛИ первой группы, выход второго буферного регистра подключен gp к вторым входам второго и четвертого узлов элементов ИЛИ первой группы, информационный вход второго стеково56

ro регистра подключен к выходу четвертого узла элементов ИЛИ первой группы, первый, второй входы третьего узла элементов ИЛИ второй группы подключены соответственно к выходам первой стековой памяти и четвертого буферного регистра, третий вход третьего узла элементов ИЛИ второй группы и информационный вход четвертого буферного регистра подключены к выходу первого стекового регистра, второй и третий выходы первого узла элементов ИЛИ второй группы подключены к выходам соответственно третьего буферного регистра и второго стекового регистра, первый, второй и третий входы второго узла элементов

ИЛИ второй группы подключены соответственно к выходу второго узла элементон ИЛИ первой группы, выходу третьего узла элементов ИЛИ второй группы и к выходу пе рво го узла элементов ИЛИ в то рой группы.!

370656 юг.д

1370Ь5Ь

13706з6

llepuod t

Этапы аативинаи

atomerg

И У 1ажЕЮа 5 (C5) dna деяния 3(с

И аычшпаиоя 6 (бб) Цикл

arrr пцск 112 б 11 = 12 21 к 112 = П212

П212 = 22 2Z

E Z1 x Llrz = l7çr2

it 12 = t 2

ОЗ2—

10 41 х й12 = П412

ПЦ Г11 = 01З

П412 = 47 а42—

Пги = Р7.У угз

Пз1З = Ou 21 f ZZ = Л

П4У = Р4З

РЗЗ вЂ” ПЗД = ГЗЗ

Е42 Х 02З = ft 423

821 Х LI 14 = П 214

014/Е11 = 14

П 42З = 4З

П 214 = Р24 724

ГЗ! к u14 = l7 314

П 314= PZ4

41 Х L! 14 = П414

Р24 I 22 = Ll24

П414 = Р44 52 " LL24 = П524

П З24 = O34

РЗ4—

f42 х 24 = П424

РЗ4 Л = 4 54

П424. = 144

f45 х Llg4 = П4З4

Ю1 ie11 =У

fl 4З4= 144

Р44 Э и

1 zt х У1 = Пг1

П2/ = Р21

8 з1к Уr = П

ПЗ1 = РЗ1 41 х gr = П41

Р21 f zz Уг

П41 = P4r

L zz x Уг = Пзг

Пзг = Рз1

РД1— е47 х yz = П47

Е4g x УЗ = П4З

C З1 /АЗ = УЗ

П4 = Р41

Р41—

П4З = Р41

Р41

Р41 44 = У4

Ыз4 х Х4 = nz4 п>4 Х, Lj24 х X4 = 024

П24 = Рг

Ц14 х Х4= П 14

Ll 2 х Х 3 = 0 25 рг

fl2Ç = Х2 ц1З к ХЗ= П 1З

Ll12 х Хг= П1г

П!З Р, Р1—

П12 = Xr сr0/7

Зецсабоц оыпопнненые д оперпцоонньи бтнпх 21 к Ы 1З = П 21З

8д х 1 1З = ПЗ1д

E 41 x Ll g = П41З З2 к LI23 =П32Д

Ъ !! в Ъ

Ь

«з

«з.

«з

137065Ь источник упрпбляощейиарорта

Приемник упрпЬяюше1 инфорноцн ахо длоко

ыко

Еюкп

Зле ей плокп злеиенп олокп з

Е з Ъ ч з

Neumuщикптор

ЗИ 1ЕНВП иденп ирипмор элемента секиия 2В(1 секция 28(Г) . ЗП/ЧТ g(1) 1

dgpep У(1) „зп/чт 9(z)" е

„ЗП/ЧТ 10(1)" З . ЗП/ЧТ 14(1)" йдпер У(2) peeucmp 10(1) секция 2д(3) секция 2Щ4) секиид Дф) „ЗП/ЧТ uP)

„ЗП/ЧТ 10(2)" секция 28(б) секция 2В(7) . ЗП1ЧТ 14(2)" 7 стек 14(2

„ЗП)ЧТ У(4)" Д

dyeð У(4) Юыдоу"(со) g

„Строп У(1)" 1

zneneum И Q

dypep У(1) секция 28(2), Строб У(2)" 2

dumep 9(2) секция 28(z) „Страа!0(1)" д регистр 10(1) стек 14(1) „Страа 14(1)"

„Стра 3(S)",у секция 2В(4) дувр 9(s), Cmpob 10(2) 6 регистр 10(2) „Страд 14(2) 7 стек 14(2) „Страо У(4)" 9 секция 28(8) deep Я(4) ял-тиЛиоо Pg а д

dgpep 27(1),Видар (Сд) синхр. буфер 87(2) „Мор" (с1) синхр.

Елок еления блок нн- я

Ägenumt (OJ Упра5л-ий, у и-щь (35) управ-ии

dgpep 27(Я

dgpep 27(4) Й1Х

dgpep Г7(Л) . бысть"(со) упрпоп-ud

fiiv r. <

b g

Ъ< а =з ф%з :ъ секция Я(8)

@Фер 27(1) секиия Гд(1) секция 2д(5 секция 28() секция Л(7) Ь Ь в а о ( э

Ъ ф

Ъ ф

Иое итти кпторр сигнп а упрпйяющей инаортции (пктиоиииия, сшрооирааа- иие) I

b в о с э сЛек 14 (1) аувер У(3) регистр 10(2) an-all>ll И Я" 1!

370656

Cl С1 гЗ

Южц 1

Ь д

2 I0

Ь 12

4 13

4 1б

5 17 и 1Â

8219 ди Zf

4 22

5 25

6и 24

4 75

Й 27

1 28

=Я 29 O N

2 3g й/ Зб

"!1 37

С 40

Ь 41 оо а1

ЗП

ЧТ

О/г агг

ЗП аг

ЗП

ЗП

e7r

ЧТ агг

ЗП

ЗП

ЗП

Cf айаг

VT

ЧТ

el1

ЧТ

ezz и

ЗП

2l5

AS пг

Vrg

Vrs

f7 и>

ЧТ

3П

2f пд п4у

ЧТ

VZS

ЗП

1370656

1370ь56

Составитель В.Смирнов

Техред М.Дидык Корр,кт,р Л. Латай

Редактор Л, Пчолинская

Заказ 421/49

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретеы и и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие, г.Ужгород, ул.Проектная, 4