Устройство для измерения частоты

Устройство для измерения частоты

Иллюстрации

Показать все

Реферат

 

Изобретение относится к импульсной технике. Устройство для измерения частоты содержит триггеры 1-4, элементы И 5,6, дешифратор 7, элементы И-НЕ 8, 9, элемент ИЛИ 10, реверсивный асинхронный делитель 11 частоты, мультиплексор 12, интегрирующую цепочку 13, входные шины (Ш) 14-18, выходные Ш 19, 20. Изобретение расширяет функциональные возможности устройства, улучшает его динамические свойства и увеличивает коэффициент преобразования. 6 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) (11) А) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

Г)О ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3968314/24 — 21 (22) 21.10.85 (46) 07.02.88. Бюл. ))- 5 (72) Г.И. Иванова и В.В. Иванов (53) 621.317.7(088.8) (56) Авторское свидетельство СССР

У 1083335, кл. Н 03 D 13/00, 1984.

Авторское свидетельство СССР, У 1292162, кл. Н 02 Р 5/06, 1987. (54) УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ ЧАСТОТЫ (51) 4 С 01 R 23/02, Н 02 P 5/06 (57) Изобретение относится к импульсной технике. Устройство для измерения частоты содержит триггеры 1-4, элементы И 5,6, дешифратор 7, элементы И-НЕ 8, 9, элемент ИЛИ 10, реверсивный асинхронный делитель 11 частоты, мультиплексор 12, интегрирующую цепочку 13, входные шины (Ш)

14- 18, выходные Ш 19, 20. Изобретение расширяет функциональные возможности устройства, улучшает его динамические свойства и увеличивает коэффициент преобразования. 6 ил. равления.

Цель изобретения — расширение функциональных возможностей устройства, улучшение динамических свойств и увеличение коэффициента преобразования. 10

На фиг. 1 показана принципиальная схема предлагаемого устройства; на фиг.2 — эпюры напряжений, поясняющие принцип умножения разности частот при f„ > f, на фиг. 3 — то же, при f ) Г ; на фиг.4 — принципиальная схема и эпюры напряжения реверсивного асинхронного делителя частоты; на фиг. 5 — эпюры напряжения устройства при f„ > f ; на фиг.6 — то же при f f

Устройство содержит триггеры 1-4, первый 5 и второй 6 элементы И, дешифратор 7, первый 8 и второй 9 элементы И-HE элемент ИЛИ 10, реверсив- 25 ный асинхронный делитель 11 частоты, мультиплексор 12, интегрирующую цепочку 13, первую входную шину 14, втовторую 15, третью 16, четвертую 17 и пятую 18 входные шины, первую 19 Зр и вторую 20 выходные шины.

Выходы триггеров 1-3 соединены с соответствующими входами дешифратора 7, первый и второй выходы которого соединены, соответственно,с первым и вторым входами первого 5 и второго 6 элементов И. Первый выход дешифратора 7 соединен одновременно с R-входом четвертого триггера 4, второй выход — с S-входом четвертого 40 триггера 4. Третий выход дешифратора 7 соединен с третьим входом второго элемента И 6 и R-входом третьего триггера 3. Четвертый выход дешифратора 7 соединен с третьим вхо- 4> дом первого элемента И 5 и S-входом третьего триггера 3.

Выходы первого 5 и второго 6 элементов соединены соответственно с

R-входами первого 1 и второго 2 триг- 50 геров. Счетный вход второго триггера 2 являющийся первой входной шиной 14, и его выход соединены с соответствующими входами первого элемента И-HE 8, выход которого соединен с первым входом элемента ИЛИ 1О, иыход которого является первой выходной шиной 19 устройства и соединен с входом реверсивного асинхрон20

13722

Изобретение относится к импульсной технике и может быть использовано в системе автоматического уп43 ного делителя 11 частоты, входы

"Запись" и "Считывание" которого соединены соответственно с инверсным и прямым выходами четвертого триггера 4.

Первый и второй выходы реверсивного асинхронного делителя 11 частоты соединены соответственно с первым и вторым входами управления мультиплексора 12, инверсный выход которого через интегрирующую цепочку 13 соединен со счетным входом первого триггера 1. Прямой выход мультиплексора 12 и выход триггера 1 соединены с соответствующими входами второго элемента И-HE 9, выход которого соединен с вторым входом элемента

ИЛИ 10 и является второй выходной шиной 20 устройства.

Информационные входы мультиплексора 12 соединены соответственно с входными шинами 15-18.

I-входы первого 1 и второго 2 триггеров соединены с потенциалом логического "1", а К-входы — с потенциалом логического "О".

Принцип работы устрОйства при

fz f поясняется эпюрами фиг.2б.

На фиг. 2а для сравнения приведены эпюры на входах и выходе схемы обычного вычитателя частоты без умножения разности выходных частот. На информационные входы мультиплексора (фиг.1) подаются четыре последовательности импульсов f -Г „, сдвинутые друг относительно друга на интервал времени Т -Т, /К. При f„ > f на выходе схемы формируются импульсы разностной частоты.

Принцип умножения заключается в том, что при формировании очередного входного импульса этим же импульсом запускается асинхронный делитель частоты, который с приходом каждого выходного импульса вычитателя меняет свои состояния в соответствии с прямым кодом и,управляя этими импульсами работой мультиплексора, подключает на выход мультиплексора инвертированные сигналы сн ° ц О О О1

При выбранном законе. переключения опорных частот и соотношениях между периодами частот (фиг.2)

f (т) f„(T ) f м„(Т ь) 2Т iт„

Т „„ T, Т, » Т„выполняются соотношения:

1372243 в«< х и

Т„ то ть

Т = — + Т вых К Т и

Т„„= Т„(п+1), (2) «

0 вь х (т

<< то т<, Т вь к(т„-т, ) Т к (3) = K(f„- f.) Т, (4) откуда

Ts»„ = Т, п + (Т, — — -), (1)

Т где п — число периодов частоты f между двумя импульсами частоты Еьых.

Из выражений (1) и (2) следует:

f 1/Т к (T — т) вьх вых Т, Т о <<

Из выражения (3) следует, что коэффициент умножения разности частот f и f, равен числу последовательностей переключаемых опорных частот К с временным интервалом между последовательностями (Т, — Т, /К).

В основу работы умножителя разности частот при f0 o f положен принцип переключения опорных частот в соответствии с эпюрами фиг. Зб. На фиг. За для сравнения приведены эпюры на входах и выходе схемы обычного вычитателя частоты без умножения частоты выходного сигнала.

Принцип умножения заключается в том, что при формировании очередного выходного импульса вычитателя этим же импульсом запускается асинхронный делитель частоты, который при f0 f„ с приходом каждого импульса меняет состояние в соответствии с обратным ходом и йоочередно подключает на выход мультиплексора инвертированные сигналы Е,, Е

03 х 04 х О<

В соответствии с фиг. Зб при

f0 > Й„ выбран закон переключения опорных частот со сдвигом относительно друг друга на интервал времени

Т0/К. При соотношении между периодами частот f,, f„, f„,„: :Т T„

Т>» Т, Т»Т„выполняются соВЬ<Х 0 Х ЬЬ!х отношения: и то)

15 в»х - Т Т т вьн 0 «

0 <4), (6)

Анализ формул (3) и (6) показывает, что при переключении асинхронного делителя частоты выходными импуль20 сами вычитателя при f, f„ в прямом коде, а при f > f в обратном коо де, можно осуществлять функцию умножения разности частот как при Е„ >Е так и при Еь и °

Для изменения режимов работы устройства при f„ ) f и fÄ f в качестве делителя частоты используется реверсивный асинхронный делитель 11 частоты, в котором в зависимости от

З0 потенциалов по входам "Запись" и

ll Il

Счи-.ывание с приходом входных импульсов потенциалы на выходе могут меняться как в прямом,так и в обратном коде (фиг.4а,б.в).

Устройство для измерения частоты представляет собой измерительный преобразователь, который формирует импульсные выходные сигналы, час40 тота которых пропорциональна разности измеряемой f и эталонной частот f, с учетом знака разности частот f u f . Устройство имеет и 0 один вход измеряемой частоты (пер45 вая входная шина 14), четыре входа

1 эталонных частот (входные шины 1518), сдвинуты друг относительно друга на фиксированный угол, и два выхода (выход 1 и выход 2). При f„ f, на первой выходной шине 19 формируются импульсы пропорциональные раз,ности частот Й„ и f на второй выходной шине 20 в этом режиме работы импульсы отсутствуют. При f ) Е„ на второй выходной шине 20 формируются импульсы, пропорциональные разности частот f u f, на первой выходной

«х шине 19 в этом режиме импульсы отсутствуют. При f 0 = й«импульсы по

1372243 обеим выходным шинам 19 и 20 отсутствуют.

Устройство для измерения частот (фиг.4) является одновременно и компаратором частоты, формирующим свой выходной сигнал на выходе четвертого триггера 4: при f„ » f на выходе четвертого триггера 4 формируется потенциал, соответствующий "1",при

E f на выходе формируется потенциал, соответствующий "0" (эпюры фиг.5 и 6).

Смена режимов работы устройства определяется выходными потенциалами четвертого триггера 4, по сигналам которого меняются режим работы реверсивного асинхронного делителя 11 частоты.

При f„ f (эпюры фиг.5) на прямом и инверсном выходах четвертого триггера 4 соответственно "1" и "0".

Согласно построению схемы реверсивного асинхронного делителя 11 частоты на его "Считывание" поступает сигнал, соответствующий "1", на

его вход Запись — сигнал, соответствующий "0".

При таких потенциалах по входам

Запись и "Считывание потенциалы по выходам реверсивного асинхронного делителя 11 частоты меняются в прямом коде. Согласно эпюрам (фиг.5) в этом режиме работы формируются сигналы по первой выходной шине 19.

При Е, > Е„ (эпюры фиг.6) на прямом инверсном выходе триггера 4 соответственно "0" и " 1". При этом на вход Считывание" поступает сигнал, соответствующий "0", на вход "Запись" — сигнал, соответствующий "1".

При таких потенциалах по входам Запись" и "Считывание" потенциалы по выходам реверсивного асинхронного делителя 11 частоты меняются в обратном коде. Согласно эпюрам (фиг.6) в этом режиме работы формируются сигналы по второй выходной шине 20.

В первый момент после подачи напряжения питания все триггеры устройства могут устанавливаться в произвольное положение. По мере прихода входных импульсов Г и f„ состоя ние отдельных элементов устройства меняются и через промежуток времени, определяемый временем переходного процесса схемы, все элементы устанавливаются в рабочее состояние, определяемое чередованием импульсов

f, и f» соответствующее одному из состояний эпюр (фиг.5 и 6).

Формула изобретения

Устройство для измерения частоты, содержащее первую — пятую входные шины, выходную шину, первый — третий триггеры, первый, второй элементы И, первый элемент И-НЕ,дешифратор, мультиплексор и интегрирующую цепочку, вход которой соединен с инверсным выходом мультиплексора, а выход — со счетным входом перво1

ro триггера, 1-вход которого соединен с I-входом второго триггера и потенциалом логической единицы, а

К-входы первого и второго триггеров— с потенциалом логического нуля, выходы первого — третьего триггеров соединены с соответствующими входами дешифратора, причем выход второго триггера дополнительно соединен с первым входом первого элемента

И†HF, второй вход которого соединен со счетным входом второго триггера и является первой входной шиной, а выход — первой выходной шиной устройства, вторая — пятая входные шины которого соединены с соответствующими входами мультиплексора, первый выход дешифратора соединен с первыми входами первого и второго элементов И, выходы которых соединены соответственно с К-входа— ми первого и второго триггеров, второй выход дешифратора соединен с вторыми входами первого и второго элементов И,третий выход дешифратора соединен с третьим входом второго элемента И и R-входом третьего триггера, четвертый выход дешифратора соединен с третьим входом первого элемента И и S-входом третьего триггера, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных воэможностей, улучшения динамических свойств и увеличения коэффициента преобразования, в него введены реверсивный асинхронный делитель частоты, четвертый триггер,второй элемент И-НЕ и элемент ИЛИ, первый вход которого соединен с выходом второго элемента И-HE и соединен с второй выходной шиной, второй вход с выходом первого элемента И-НЕ, а выход — с входом реверсивного асинхронного делителя частоты, первый и

1 4 Ю Ю Щ ю2 Ж 16 1d Р0 2 Д РЮ Щ .У0 УР У

11 0 Г у г/ Л zS Zz ру л,у

44р второй выходы которого соединены соответственно с первым и вторым входами управления мультиплексора, выход которого соединен с вторым входом элемента И-НЕ, первый вход которого соединен с выходами первого триггера, причем R- u S-входы чет1

372243 8 вертого триггера соединены соответственно с первым и вторым входами первого элемента И, а выход и инверсный выход четвертого триггера—

5 соответственно с входами считывания и эаписи реверсивного асинхронного делителя частоты.

1372243

Режим цюрииробания прямого л.лВ.

По Воду„считыбоние "-„1,"лоблоду„зались —;Q

®

Юд (л)р

Р магм формиробонця обратного лоЖ

Ф й7Фу„Сюлъ4онм "- Р, ю Аооу„Ляжь"-„1" (ЛГ)г

1372243 » м

1372243

° Фа % 4 М W cg c ф ф цъ сс, ац зъ Ц еч

М аф сей

Редактор Н. Тупица

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Составитель Е. Соловьев

Техред A.ÊðàB÷óê Корректор В. Бутяга с

Заказ 477/37 Тираж 772 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

° i 1 i ° i I И ° l