Автоматический измеритель пороговых напряжений логических схем

Автоматический измеритель пороговых напряжений логических схем

Иллюстрации

Показать все

Реферат

 

Изобретение относится к технике измерения статических параметров интегральных микросхем Цель изобретения - повышение быстродействия измерителя . Измеритель содержит источник 1 двухполярного линейно изменяющегося напряжения, селектор 3, дешифратор 5, цифровой индикатор 6, буферный блок 7 и 8 управления. Введение аналоговых запоминающих блоков 10 и 11 выходного напряжения логических 1 и О, компаратора 12 и образование новых функциональных связей повьппает частоту работы тактового генератора 2 и ускоряет перестройку счетчика 4 в процессе цикла измерений . 1 ил. с сл

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (д1) 4 С 01 К 31/28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3940748/24-21 (22) 08.08,85 (46) 07.02.88. Бюл. М 5 (71) Харьковский государственный университет им. А.М. Горького (72) В.С. Дмитренко, Н.С. Данилин, Б,M. Горин, M.Â, Ребров, В.А. Микоткин и В,И, Мелешко (53) 621.317.799(088.8) (56) Авторское свидетельство СССР

У 955072, кл. С 06 F 11/00, 1980.

Авторское свидетельство СССР

У 526833, кл. G 01 R 31/28, 1974, ÄÄSUÄÄ 1372255 А1 (54) АВТОМАТИЧЕСКИЙ ИЗМЕРИТЕЛЬ ПОРОГОВЫХ НАПРЯЖЕНИЙ ЛОГИЧЕСКИХ СХЕМ (57) Изобретение относится к технике . иэмерения статических параметров интегральных микросхем. Цель изобретения — повышение быстродействия измерителя. Измеритель содержит источник

1 двухполярного линейно изменяющегося напряжения, селектор 3, дешифратор 5, цифровой индикатор 6, буферный блок 7 и 8 управления. Введение аналоговых запоминающих блоков 10 и 11 выходного напряжения логических

"1" и "0", компаратора 12 и образование новых функциональных связей повышает частоту работы тактового генератора 2 и ускоряет перестройку счетчика 4 в процессе цикла измерений. 1 ил, 1372255

Изобретение относится к технике измерения статических параметров интегральных микросхем, в частности к измерению пороговых напряжений логических схем, Цель изобретения — повышение быстродействия за счет повышения частоты работы тактового генератора и более быстрой перестройки счетчика в процессе цикла измерений, На чертеже изображена структурная схема автоматического измерителя пороговых напряжений логических

"хем.

Устройство содержит управляемый источник 1 двухполярного линейно изменяющегося напряжения, выполненный на основе цифроаналогового преобразователя типа код-напряжение, например на основе прецизионного

12-разрядного ЦАП 594ПА1; тактовый генератор 2, представляющий собой генератор импульсов, селектор 3, выполненный на основе стандартных логических элементов типа И-НЕ, счетчик 4, представляющий собой реверсивный счетчик (работающий на сложение и вычитание) с возможностью установки начального кода и выполненный на базе цифровых интегральных микросхем, в частности на реверсивных двоичнодесятичных счетчиках серии 155; дешифратор 5, выполненный на базе логических элементов и шинных формирователей с тремя состояниями; цифровой индикатор 6, представляющий цифровое табло со схемой управления; буферный блок 7, собранный на усилителе с единичным коэффициентом усиления; блок 8 управления, собранный на базе логических элементов и интегральных схем средней степени интеграции, исследуемую логическую схему 9 (в частности инвертирующие логические микросхемы серии 164, 564) — объект контроля, аналоговый запоминающий блок 10 выходного напряжения логической единицы (" 1"), реализуемый по типовой схеме устройства выборки — хранения с помощью запоминающего конденсатора, операционного усилителя и ключей на МОП-транзисторах; аналоговый запоминающий блок 11 выходного напряжения логического нуля (0, выполненный аналогично блоку 10; компаратор 12, выполненный в виде функционально законченного устройства в интегральном исполнении

597СА3.

Выход тактового генератора 2 сое5 динен с первым входом селектора 3, первый вход счетчика 4 — с выходом селектора 3, второй вход — с первым выходом блока 8 управления, первый выход — с первым входом дешифратора

5, а второй — с входом управляемого источника 1 двухполярного линейно изменяющегося напряжения, выход которого через буферный блок 7 соединен с объектом контроля 9 ° Вход цифрового индикатора 6 соединен с выходом дешифратора 5.

Первый вход компаратара 12 соединен с выходом объекта 9 контроля и с первыми входами аналоговых запоминающих блока 11 выходного напряжения логического нуля и блока 10 выходного напряжения логической единицы, второй вход компаратора 12 — с выходом аналогового запоминающего бло26 ка 10 выходного напряжения логической единицы, третий вход — с выходом аналогового запоминающего блока

11 выходного напряжения логического нуля, выход компаратора 12 — с

З0 входом блока 8 управления, Второй выход блока 8 управления соединен с вторым входом аналогового запоминающего блока 10 выходного напряжения логической единицы, третий выход — с вторым входом аналогового запоминающего блока !1 выходного на35 пряжения логического нуля, четвертый выход — с вторым входом селектора 4, а пятый выход — с вторым входом дешифратора 5

Устройство работает следующим образом.

При запуске устройства из блока 8 управления на второй вход счетчика

46 4 поступает сигнал установки кода, соответствующего минимальному напряжению логического "0 на входе исследуемой микросхемы в соответствии с техническими условиями, и команда, переключающая режим работы счетчика

4 на сложение, С второго выхода счетчика 4 заданный код поступает на вход источника 1 двухполярного линейно изменяющегося напряжения, на выходу которого формируется напряжение, адекватное заданному коду.

Полученное напряжение через буферный блок 7, предназначенный для электрического согласования источника 1

1372255 и логической схемы 9, поступает на вход исследуемой логической схемы 9, например логического инвертора. При этом схема 9 переходит в устойчивое состояние и на ее выходе появляется напряжение логической "1", которое поступает на вход аналогового запоминающего блока 10 выходного напряжения логической "1" в устойчивом состоянии. По команде из блока 8 управления это напряжение запоминается в аналоговом запоминающем блоке

10, который затем переводится по команде из блока 8 управления из режима записи в режим хранения. При этом выходное напряжение логической "1" в устойчивом состоянии логической инвертирующей схемы 9 с выхода блока 10 поступает на второй вход компаратора 12.

Сигналом с четвертого выхода блока 8 управления открывается селектор 3 и сигналы тактового генератора 2 начинают поступать на счетчик

4, причем частота тактового генератора 2 выбирается, исходя из быстродействия измерителя, а точность измерения определяется разрядностью цифроаналогового преобразователя источника 1 напряжения. С каждым подсчитанным счетчиком импульсом на определенную величину по линейному закону увеличивается выходное напряжение управляемого источника 1, а синхронно с ним и напряжение на

1 выходе буферного блока 7 (т,е. на входе исследуемой логической схемы 9).

Текущее значение напряжения логической "1" с выхода логической схемы

9 поступает на первый вход компаратора 12 и сравнивается с напряжением логической 1", поступающей на второй вход компаратора 12 с аналогового запоминающего блока 10. В момент неравенства этих двух напряжений вырабатывается сигнал, поступающий с выхода компаратора 12 на второй вход селектора 3 и запрещающий прохождение тактовых импульсов с генератора

2 на вход счетчика 4.

Одновременно этот сигнал поступает на вход блока 8 управления, где формируется сигнал на разрешение считывания информации со счетчика, который с пятого выхода блока 8 управления поступает на второй вход дешифратора 5. 11оказания счетчика 4, адекватные напряжению источника 1

10

20 напряжения и преобразованные в дешифраторе 5 в код цифрового индикатора 6, фиксируют на цифровом индикаторе 6 значение порогового напряжения логического "0", после чего с блока 8 управления на второй вход аналогового запоминающего блока 10 поступает сигнал сброса, на второй вход счетчика 4 — сигнал установки кода, соответствующего максимальному напряжению логической "1" на выходе исследуемой логической схемы, и команда, переключающая режим работы счетчика на вычитание.

С выхода счетчика 4 заданный код поступает на вход управляемого источника 1 напряжения, на выходе которого формируется напряжение, переводящее логическую схему 9 в другое устойчивое состояние. При этом напряжение логического 0" с выхода логической схемы 9 поступает на вход аналогового запоминающего блока 11

25 выходного напряжения логического

"0" и запоминается по команде иэ блока 8 управления ° После этого аналоговый запоминающий блок 11 переводится в режим хранения и на его выходе появляется напряжение, соответствующее напряжению логического "0" в устойчивом состоянии микросхемы. Сигналом с четвертого выхода блока 8 управления открывается селектор 3 и тактовые импульсы начинают проходить на вход счетчика 4, работающего в режиме вычитания.

С каждым подсчитанным импульсом напряжение на выходе управляемого источника 1 начинает уменьшаться.

Текущее значение напряжения логического "0" с выхода микросхемы 9 сравнивается компаратором 12 с напряжением, поступающим с аналогового запоминающего блока 11, и в момент неравенства с выхода компаратора 12 снимается сигнал, закрывающий селектор 3 и формирующий в блоке 8 управления сигнал на разрешение считывания информации, соответствующей значению порогового напряжения логичесо кой "1". Показания цифрового индикатора 6, соединенного через открытый дешифратор 5 со счетчиком 4, фиксируют значение порогового напряжения логической 1 . В зависимости от программы измерений происходит остановка устройства или переход к новому циклу измерений.

1372255

Составитель H,Ïîìÿêøåâà

Техред A.Êðàâ÷óê Корректор В.Гирняк

Редактор П.Гереши

Заказ 477/37

Тираж 772 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Формула изобретения

Автоматический измеритель пороговых напряжений логических схем, содержащий тактовый генератор, выход которого соединен с первым входом селектора, счетчик, первый вход которого соединен с выходом селектора, второй вход соединен с первым выходом блока управления, первый выход соединен с первым входом дешифратора, а второй — с входом управляемого источника двухполярного линейно изменяющегося напряжения, выход которого через буферный блок соединен с первой клеммой для подключения объекта контроля, цифровой индикатор, вход которого соединен с выходом дешифратора, отличающийся тем, что, с целью повышения быстродействия, в него введены аналоговый запоминающий блок выходного напряжения логического нуля, аналоговый запоминающий блок выходного напряжения логической единицы и компаратор, причем первый вход компаратора соединен с второй клеммой для подключения объекта контроля и с первым входом аналогового запоминающего блока выходного напряжения логического нуля и первым входом аналогового запоминающего блока выходного напряжения логической единицы, второй вход кампаратора соединен с выходом

10 аналогового запоминающего блока выходного напряжения логической единицы, третий вход — с выходом аналогового запоминающего блока выходного напряжения логического нуля, выход

15 компаратора соединен с входом блока управления, второй выход блока управления соединен с вторым входом аналогового запоминающего блока выходного напряжения логической единицы, третий выход блока управления соединен с вторым входом аналогового запоминающего блока выходнОго напряжения логического нуля, четвертый выход — с вторым входом селектора, 25 пятый выход — с вторым входом дешифратора.