Устройство для связи микропроцессора с внешними устройствами

Устройство для связи микропроцессора с внешними устройствами

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в микропроцессорных системах обработки данных для связи микропроцессора с внешними устройствами , подключенных к интерфейсной магистрали . Цель изобретения - расширение области применения устройства за счет обеспечения возможности подключения к интерфейсной магистрали

COtO3 СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

y1) 4 С 06 Г 13/00

t вси "" я

13, Ц

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H АBTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4112751/24-24 (22) 27.08.86 (46) 07.02.88. Бюл. В 5 (71) Научно-исследовательский, проектно-конструкторский и технологический институт комплектного электропривода (72) С.Д.Никаноров и А.Ю.Смирнов (53) 681.325 (088.8) (56) Авторское свидетельство СССР

У 934466, кл. G 06 F 13/00, \981.

Авторское свидетельство СССР

В 1124275, кл, G 06 F 13/00, 1983. (54) УСТРОЙСТВО ДЛЯ СВЯЗИ МИКРОПРОЦЕССОРА С ВНЕШНЯЯ УСТРОЙСТВАМИ (57) Изобретение относится к вычислительной технике и может быть нспользовано в микропроцессорных гистемах обработки данных для связи микропроцессора с внешними устройствами, подключенных к интерфейсной магистрали. Цель изобретения — расширение области применения устройства за счет обеспечения возможности подключения к интерфейсной магистрали

1372330 внешних устройств разного быстродействия. Цель достигается тем, что в устройство, соединенное с интерфейсной магистралью 1 внешних устройств и содержащее группы шинных формирователей адреса 2 и данных 6, генератор 3 тактовых сигналов, эле

Изобретение относится к вычислительной технике, в частности к средствам микропроцессорного управления, и может быть использовано в системах обработки даных и управления. 5

Цель изобретения — расширение области применения устройства за счет обеспечения возможности использования в системе внешних устройств разного быстродействия. 10

На фиг.1 представлена блок-схема устройства; на фиг.2 — функциональная схема узла формирования готовности; на фиг.3 — временная диаграмма работы устройства.

Устройство соединено с интерфейсной магистралью 1 внешних устройств и содержит (фиг.1) группу шинных формирователей 2 адреса, генератор 3 тактовых сигналов, элемент И 4, ре20 гистр 5 состояния, группу шинных формирователей 6 данных, дешифратор 7 адреса, дешифратор 8 управляющих сигналов и узел 9 формирования сигнала готовности. К интерфейсной магистрали 1 подключены внешние устройства

10, которые представляют собой либо

ЗУ, либо устройства ввода-вывода, в том числе и медленнодействующие, 30 требующие работы в режиме ожидания.

В качестве медленнодействующего

ЗУ может быть использовано, например, постоянное запоминающее устройство с многократным перепрограммированием с электрической записью и стиранием информации типа K160IPP1, в качестве медленнодействующего устройства ввода-вывода — электрическая пишущая

ll ll машинка типа Консул

Узел 9 формирования сигнала готов40 ности (фиг,2) содержит элементы ИЛИ мент И, регистр 5 состояния, дешифраторы адреса 7 и управляющих сигналов 8, узел 9 формирования сигнала готовности, включающий первый триггер

13, введены в узел 9 формирования сигнала готовности второй триггер 14 и три элемента ИЛИ 11,12 и 15. 3 ил.

11 и 12, триггеры 13 и 14 и элемент

ИЛИ 15.

Для связи с внешними устройствами ввода-вывода и устройствами памяти используются следующие сигналы интерфейсной магистрали 1:АДР— адресные, указывающие адрес ячейки памяти или устройства ввода-вывода; ИНФ информационные, служащие для передачи данных, команд, состояний и др., ЧТЗУ вЂ” чтение памяти, указывает, что производится считывание информации (команд, данных и т.д.). из устройства памяти; ЗПЗУ вЂ” запись в память, указывает, что производится запись информации в устройства памяти; ЧТВ — чтение устройства вводавывода, указывает, что производится считывание информации иэ внешних устройств ввода-вывода; ЗПВ — запись в устройства ввода-вывода, указывает, что производится запись во внешние устройства ввода-вывода;

ОТ — ответ, сообщающий, что указанная операция выполнена; ЭПР— запрос прерывания; ППР— подтверждение прерывания.

Устройство использует следующие сигналы микропроцессора (580BM80):

АО-A15 — адресные, указывающие адрес ячейки памяти или адреса внешнего устройства ввода-вывода; ДО-Д7 - данных, предназначенных для передачи данных команд, состояний; СИНХР синхронизирующий, указывающий начало каждого машинного цикла микропроцессора; ПРИЕМ вЂ” указывает, что шины данных ДО-Д7 находятся в режиме ввода информации в микропроцессор; ВЫДАЧА— указывает, что шины данных находятся в режиме вывода информации из микро!

37233О процессора; ГТ вЂ” сигнал готовности, указывающий, что на шинах данных имеется информация;,Фl, Ф2 — тактирующие импульсы

Устройство для связи и обмена информацией по интерфейсной магистрали

1 обеспечивает программный режим под воздействием микропроцессора и режим организации связи и обмена информацией по прерыванию.

В начале каждого машинного цикла в такте Тl микропроцессор вырабатывает синхронизирующий сигнал СИНХР.

В этом же такте микропроцессор уста-- !5 навливает на адресных шинах АО-AI5 код адреса ячейки памяти или устройства ввода-вывода. Адрес остается постоянным до появления импульса Ф2 в такте, который слеГует за тактом

ТЗ данного цикла. В такте Tl на шины данных выдается 8-разрядное управляющее слово, В такте Т2 по импульсу Ф2 сигнал

СИНХР снимается и выставляется сигнал 25

ПРИЕМ, микропроцессор переходит в режим приема информации. В такте Т2 по заднему фронту импульса Ф2 также осуществляется анализ сигнала ГТ.

В зависимости от значения этого сигнала производится либо переход к такту Т3 машинного цикла, либо переход в состояние ТОЖ, выход из которого возможен только при наличии на входе ГТ микропроцессора сигнала, соответст35 вующего готовности ЗУ или внешнего устройства ввода-вывода.

В такте Т3 данные из ЗУ или внешнего устройства ввода-вывода принимаются на шину данных, по импульсу Ф . снимается сигнал на выходе ПРИЕМ, В тактах Т4 и Т5, если они необходимы, выполняются действия над операндами. По импульсу Ф2 цикла Т4 значение адреса на шине адреса изменяет- 45 ся и его значение является неопределенным до появления импульса Ф2 такта Т! следующего цикла.

Диаграмма работы микропроцессора при выдаче информации отличается от рассмотренной лишь тем, что сигнал

ВЫДАЧА появляется по импульсу Ф2, в такте, следующем за тактом Т2, а снимается по импульсу Ф1 такта Т4.

В последнем такте последнего цик55 ла команды проверяется уроВень сигнала на входе ЗПР микропроцессора. При высоком уровне этого сигнала и установленном ранее внутреннем триггере

"РЛЗРЕ!!!ЕНИ! . I(PI.I ЫВЛН!!Я микропроцессор по тактовому импульсу Ф2 данного такта устанавливает внутренний триггер

ПРЕРЫВАНИЕ. Следующий цикл буд т циклом ПРЕРЫВАНИЕ. В этом цикле в управляющем слове устанавливается разряд

Подтверждение запроса прерывания

После дешифрации управляюшего слова этому коду будет соответствовать сигнал ППР (подтверждение прерывания).

Устройство, выдавшее запрос на прерывание, воспринимает его и выдает на информационные шины И1!Ф код вектора прерывания.

Таким образом, из описания временной диаграммы работы микропроцессора можно сделать выводы: есть периоды, когда разряды адресной шины находятся в неопределенном состоянии; сигнал готовности должен быть определен до появления командных сигналов на шине управления; между анализом сигнала 3IIP и выдачей управляющего сигнала ППР микропроцессор проверяет сигнал ГТ.

Устройство работает следующим образом.

По сигналу СИНХР и импульсу Ф2 через элемент И 4 в регистр 5 заносится код управляющего слова, определяющий режим работы микропроцессора в данном цикле. Разряды управляющего слова поступают на вход дешифратора

8, где производится декодирование и формирование по сигналам микропроцессора ПРИЕМ или ВЫДАЧА одного из сигналов управления интерфейсной магистрали ЗПЗУ, ЧТЗУ, ЗПВВ, ЧТВВ, ППР .

При обращении микропроцессора к медленному устройству (внешнему ЗУ, либо устройству ввода-вывода) на выходе дешифратора 7 вырабатываются сигналы запроса на ожидание ЗАПР! или ЗАПР2, которые соответствуют либо обращению к медленному ЗУ (ЗАПР1), либо обращение к медленному ВВ (ЗАПР2). Сигналы ЗПРI и ЗАПР2 поступают соответственно на входы триггеров 13 и 14.

Работа схемы в случае обращения к медленному ЗУ осуществляется следующим образом. По сигналу СИНХР и импульсу Ф1 на выходе триггера 13 установится сигнал, соо-ветствующий неготовности ЗУ. Через элемент ИЛИ 15 он поступает на вход микропроцессо1372330 ра и переводит его в состояние ТОЖ.

Сигнал OTB I от медленного ЗУ проходит через элемент ИЛИ 11 и сбрасывает триггер 13 ° В случае совпадения части адресных разрядов, используемых для адресации ячеек ЗУ и устройств ввода-вывода на выходе дешифратора 7 также появится сигнал

ЗАПРI, хотя обртщение в данный момент происходит к быстрому устройству ввода-вывода. Триггер 13 также установится в состояние, соответствующее неготовности ЗУ, но уже в такте Т2 по импульсу Ф2 при чтении BY В следующем такте по импульсу Фl при записи в устройство ввода-вывода появятся сигналы ЧТВВ, либо ЗПВВ соответственно, которые, пройдя через элемент ИЛИ ll сбросят триггер 13 и сигнал ГТ опять установится в состояние, соответствующее готовности внешнего устройства, и микропроцессор продолжит выполнение работы.

Аналогичным образом происходит работа с медленным устройством ввода-вывода. Для сброса триггера 14 в случае непредусмотренного появления сигнала неготовности используются сигналы ОТВ2, ЗПЗУ, ЗПВВ.

Если при обращении к медленнодействующему ЗУ появляется запрос на прерывание ЗПР, то триггер 13 также будет установлен в состояние неготовности, так как на адресные шины

АДР в тактах Тl и Т2 будет выдан адрес этого ЗУ. Но уже в такте Т2 по сигналу Ф2 вместо команд обращения к ЗУ (ЗПЗУ или ЧТЗУ) .с выхода дешифратора 8 будет выдан сигнал ППР, который, пройдя через элемент ИЛИ II сбросит триггер 13 и микропроцессор продолжит работу по обработке прерывания.

В результате при использовании в системе внешних устройств с различным быстродействием при использовании полного адресного пространства время непредусмотренного ожидания составляет всего один машинный такт в случае записи во внешние устройства (ЗПЗУ или ЗПВВ), либо таких интервалов вообще не будет в случае команд чтения внешних устройств (ЧТЗУ, ЧТВВ) или появления сигнала

ППР, следовательно, исключаются cull ll туации зависания системы. лов и шинных формирователей данных групп образуют вход устройства для подключения к выходу задания режима обмена микропроцессора, и узел формирования сигнала готовности, включающий первый триггер, информационным входом соединенный с первым выходом дешифратора адреса, с т л и ч а ющ е е с я тем, что, с целью расширения области применения устройства, в узел формирования сигнала готовности введены второй триггер и три элемента ИЛИ, причем вход дешифратора адреса соединен с выходами шинных формирователей адреса группы, а второй выход подключен к информационному входу второго триггера, синхровходы первого и второго триггеров соединены с выходом элемента И, входы

Ф о р м у л а и з о б р е т е и и я

Устройство для связи микропроцессора с внешними устройствами, содержащее группу шинных формирователей адреса, входы и выходы которых образуют соответственно группу входов и выходов устройства для подключения к шине адреса микропроцессора и адресной шине магистрали внешних устройств дешифратор адреса, регистр состояния, дешифратор управляющих сигналов, группа выходов которого образует группу выходов устройства для подключения к шине управления магистрали внешних устройств, а информационные входы соединены с выходом регистра состояния, управляющим входом подключенного к выходу элемента И, группу шинных формирователей данных, первые информационные входы-выходы которой соединены с информационным входом регистра состояния и являются группой входов-выходов устройства для подклю25 чения к шине данных микропроцессора, вторые информационные входы-выходы шинных формирователей данных группы образуют вход-выход устройства для подключения к шине данных магистрали

30 внешних устройств, и генератор тактовых сигналов, первый и второй выходы которого являются соответственно выходами устройства для подключения к тактовым входам микропроцессора, первый вход элемента И соединен с выхо35 цом генератора тактовых сигналов, а второй вход является входом устройства для подключения к выходу синхронизации микропроцессора, управляющие

40 входы дешифратора управляющих сигна1372330 сброса первого и второго триггеров подключены соответственно к выходам первого и второго элементов ИЛИ, груп. пы входов которых соединены с группой выходов дешифратора управляющих сигналов, входы первого и второго элементов ИЛИ являются соответствующими входами устройства для подключения к первой и второй шинам синхронизации магистрали внешних устройств, выходы первого и второго триггеров подключены соответственно к первому и второму входам третьего элемента

ИЛИ, выход которого является выходом устройства для подключения к входу готовности микропроцессора.

1372330

ЯО -Ю7

ГТ фиг.,У

Составитель В.Вертлиб

Техред М.Ходанич

Редактор В.Данко

КоРРектоР М.Шароши

Заказ 484/41

Подписное

Производственно-полиграфическое предприятие, r.ужгород, ул.Проектная, 4

Сина

7рисе

Выл ЧЯ

Тираж 704

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5