Запоминающее устройство

Запоминающее устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к цифровой вычислительной технике, в частности к полупроводниковым ЗУ. Цель изобретения;, - расширение области применения ЗУ за счет возможности работы в режиме с пойыгаенным быстродействием . Поставленная цель достигается тем, что в ЗУ, содержаием дешифратор I, накопитель 2, усилители 3 считывания, блок 4 обнаружения ошибок, дешифратор 5 адреса ошибки. блок 6 исправления ошибки и выходиой регистр 7, блок обнаружения ошибок состоит из четырех каскадов 8-11 суммирования , выполненных иа полусумматорах , и групп инверторов 13. Полусумматор содержит восемь г.-канальных и восемь р-каналы1ьгх ОДП-транзисторов и имеет два прямых и два инверс- 11,1х входа и прямой и инверсный выходы . Конструктивное выполнение полусумматоров и построение на их основе каскадов 8-II суммирования блока 4 обнаружения ошибок позволяет использовать бездефектные ЗУ, не требующие коррекции оршбок, в режиме с повышенным быстродействием. Блоки обнаружения 4 и исправления 6 ошибок при этом не влияют на работу ЗУ. При использовании накопителей 2 с дефектными элементами ЗУ работает в режиме с пониженным быстродействием, в котором производятся проверка и коррекция считываемой информации по алгоритму Хэмминга. 2 з.п. ф-лы, 4 ил. i (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

Ц1 4 G l l C l l /40

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H А BT0PCH0MV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (2 1 ) 404 734 6/24-24 (22) 01. 04, 86 (46) 07,02.88. Бюл. II 5 (72) С.Н.Р.брамов, В.Н.Гу. ннов и В.И,Эннс (53) 681.327.2.025(088.8) (56) Патент Франции Я"- 2528613, кл, G 11 С 11/34, опублик. 1983, Орангзеб Хан, Быстродействующие

ЗУПВ со встроенными схемами исправления ошибок. — Электроника, 1983, 11- 18, с. 58-66, (54 ) ЗАПОМИНЛИ1ЕЕ УСТ РОЙСТ110 (57) Изобретение относится к цифровой вычислительной технике> в частности к полупроводниковым ЗУ. Цель изобретения, — расширение области применения ЗУ sa счет возможности работы в режиме с повышенным быстродействием. Поставленная гель достигается тем, что в ЗУ, содержащем дешифратор 1, накопитель 2, усилители

3 считывания, блок 4 обнаружения ошибок, дешифратор 5 адреса оп:ибки, „.,80„, ддудду А1 блок 6 исправления ошибки и выходной регистр 7, блок обнаружения ошибок состоит из четырех каскадов 8-!1 суммирования, выполненных на полусумматорах, и групп инверторов 13. Полусумматор содержит восемь г.-канальных н восемь р-канальных LlII-òðàíçèñòîров и имеет два прямьгх и два инверсных входа и прямой и инверсный выходы. Конструктивное выполнение полусумматорон и построение на их основе каскадов 8-11 суммирования блока 4 обнаружения ошибок позволяет использовать бездефектные ЗУ, не требующие коррекции ошибок, в режиме с повышенным быстродействием. Блоки обнаружения 4 и исправления б ошибок при этом не влияют на работу ЗУ. При использовании накопителей 2 с дефектными элементами ЗУ работает в режиме с понижешяым быстродействием, в котором производятся проверка и коррекция считываемой информации по алгоритму Хэмминга. 2 з.п. ф-лы, 4 ил.

1372357

Изобретение относится к цифровой вычислительной технике, в частности к полупроводниковым запоминающим устройствам.

Целью изобретения является расширение области применения запоминающего устройства (ÇÓ)эа счет воэможности работы н режиме с поньппенным быстродействием. !О

На фиг.l представлена структурная схема ЗУ; на фиг.? — структурная схема блока обнаружения ошибок и каскадон суммирования; на фиг,3 — принципиальная электрическая схема полу- !5 сумматора; на фиг.4 — проверочная матрица алгоритма Хэмминга.

ЗУ (фиг,)) содержит дешифратор 1, накопитель 2, усилители 3 считывания, блок-4 обнаружения ошибок, дешифра- 20 тор 5 адреса ошибки, блок 6 исправления ошибки и ныходной регистр 7. Блок

4 обнаружения ошибок (фиг,2) состоит из первого 8, второго 9, третьего 10 и четвертого ll каскадов суммирования25 выполненных на полусумматорах 12, групп иннерторон 13. Полусумматор 12 (фиг ° 3) содержит первый 14, второй

15, третий 16, четвертый )7, пятый

18, шестой 19, седьмой 20 и восьмой 30

2l и-канальные МДП-транзисторы, первый 22, второй 23, третий 24, четвертый ?5, пятый 26, шестой 27, седьмой

28 и восьмой 29 р-канальные МДП-транзисторы, шину 30 нулевого потенциала, 35 шину 3) питания, первый 32 и второй

33 прямые входы, первый 34 и второй

35 иннерсные входы и прямой 36 и иннерсньп 37 выходы, Устройство работает следующим об- 40 разом.

В режиме хранения информации, независимо от уровней сигналов на адресных входах ЗУ (фиг.)), на выходах усилителей 3 считывания и, соответ- 45 ственно, на информационных входах блока 4 обнаружения ошибок установлены сигналы одинакового логического уровня — 0 или н), в зависимости от организации накопителя 2. Предположим, что на информационных входах блока 4 установлены сигналы высокого логи .еского уровня — "1". При этом на всех выходах нечетных каскадов 8 и 10 суммирования блока 4 (фиг.2) устанавливаются сигналы низкого логического уровня — "0" а на выходах четных каскадов 9 и 11 — высокого логического уровня — "l", Таким образом, в режиме хранения информации на всех входах дешифратора 5 установлены сигналы одинакового логического уровня и все выходы дешифратора 5 находятся в невозбужденном состоянии. В зависимости от типа используемого дешифратора 5 и логических уровней выходных сигналов усилителей 3 в режиме хранения информации, выходы блока 4 могут соединяться с входами дешифратора 5 либо непосредственно, либо через инверторы.

В режиме считывания информации в соответствии с кодом адреса на входах дептифратора 1 из накопителя 2 считываются информационные и контрольные разряды выбранного слова, которые че -." усилители 3 поступают на информационные входы блока 4 (фиг.l). Каскады 8-11 суммирования блока 4 (фиг.2) формируют на выходах промежуточные и контрольные суммы в соответствии с проверочной матрицей алгоритма Хэмминга (фиг.4). Если в считанном из накопителя 2 слове ошибки нет, то на нсе входы дешифратора

5 с выходов контрольных сумм блока 4 поступают сигналы логического "0", и ни один из ньжодов дешифратора 5 не возбужден, Коррекции информации не происходит, Нескорректиронанная информация с выходов усилителей 3 через блок 6 исправления ошибки и выходной регистр 7 проходит на выходы

ЗУ. Если в считанном из накопителя

2 слове есть ошибка, то с выходов контрольных сумм блока 4 на входы дешифратора 5 поступает код адреса ошибки. Коррекция информации осуществляется инвертироьанием ошибочного разряда в блоке 6.

Полусумматор 12 работает следующим образом (фиг.3). Если на первых или вторых прямых и инверсных входах полусумматора 12 установлены сигналы одинакового логического уровня, то и на выходах полусумматора 12 устанавливаются сигналы одинакового логического уровня. Уровень на одном из выходов полусумматора 12 изменяется только после установления сигналон различньж уровней как на первых, так и на вторых прямых и инверсных входах. Такая особенность работы полусумматора 12 позволяет устранить ложные выбросы напряжения на входах и, соответственно, на выходах дешифратора 5 при переключении ЗУ из ре) 372357 жима хранения в режим считывания tttформации, что обеспечивает надежную работу ЗУ в целом. Только после прохождения информационного сигнала по цепи с наибольшей задержкой возбуждается один из выходов дешифратора

5, соответствующий ошибочному разряду, либо возбуждения не происходит, если ошибки не бьито, Предлагаемое выполнение полусумматоров и построение на их основе каскадов суммирования блока обнаружения ошибок позволяет использовать бездефектные ЗУ, в которых не требуется производить коррекцию ошибок, в режиме работы с повышенным быстродействием. Блоки обнаружения и исправления ошибок при этом не влияют на работу ЗУ. При использовании накопителей с дефектными элементами

ЗУ работает в режиме с пониженным быстродействием, в котором требуется дополнительное время на обнаружение и коррекцию ошибок.

15

25

Фо р мул а из о б р е т е н и я

1. Запоминающее устройство, содержащее дешифратор, входы которого яв- 30 ляются адресными входами устройства, накопитель, адресные входы которого соединены с выходами дешифратора, усилители считывания, входы которых соединены с выходами накопителя, блок

35 обнаружения ошибок, прямые и инверсные информационные входы которого соединены соответственно с прямыми и инверсными выходами усилителей считывания, дешифратор адреса ошибки, 40 входы которого соединены с выходами блока обнаружения ошибок, блок исправления ошибки, первая группа входов которого соединена с выходами усилителей считывания, а вторая группа 45 входов — с выходами дешифратора адреса ошибки, и выходной регистр, информационные- входы которого соединены с выходами блока исправления ошибки, а выходы являются информационными выходами устройства, о т— л и ч а ю щ е е с я тем, что, с целью расширения области применения за счет воэможности работы в режиме с повышенным быстродействием, блок обнаружения ошибок состоит из первого, 55 второго, третьего и четвертого каскадов суммирования и групп инверторов, первые группы входов первого и третьего каскадов суммирования являются прямыми информационными входами блока обнаружения ошибок, первые группы входов второго и четвертого каскадов суммирования соединены с выходами инверторов> входы которых также являются прямыми информационными входами блока обнаружения ошибок, вторые группы входов первого и третьего каскадов суммирования являются инверсными информационными входами блока обнаружения ошибок, вторые группы входов второго и четвертого каскадов суммирования соединены с выходами инверторов, входы которых также являются инверсными информационными входами блока обнаружения ошибок, третья и четвертая группы входов второго каскада суммирования соединены соответственно с прямыми и инверсными выходами первого каскада суммирования, третья и четвертая группы входов третьего каскада суммирования соединены соответственно с прямыми и инверсными выходами второго каскада суммирования, пятая и шестая группы входов третьего каскада суммирования соединены с выходами инверторов, входы которых соединены соответственно с прямыми и инверсными выходами первого каскада суммирования, третья и четвертая группы входов четвертого каскада суммирования соединены соответственно с прямыми и инверсными выходами первого и третьего каскадов суммирования, пятая и шестая группы входов четвертого каскада суммирования соединены с выходами инверторов, входы которых соединены соответственно с прямыми и инверсными выходами второго каскада суммирования, выходы контрольных сумм первого, второго, третьего и четвертого каскадов суммирования являются выходами блока обнаружения ошибок.

2, Устройство по п.1, о т л и— ч а ю щ е е с я тем, что первый, второй, третий и четвертый каскады суммирования блока обнаружения ошибок выполнены на полусумматорах, прямые и инверсные входы которых являются соответственно нечетными и четными группами входов каскадов суммирования, а прямые и инверсные выходы— прямыми и инверсными выходами каскадов суммирования.

3. Устройство по п,2, о т л и— ч а ю щ е е с я тем, что полусумма1372357 тор содержит первый, второй, третий и четвертый и-канальные МДП-транзисторы, истоки которых соединены с шиной нулевого потенциала устройства, пятый, шестой, седьмой и восьмой и-канальные МДП-транзисторы, истоки которых соединены со стоками соответственно первого, второго, третьего и четвертого п-канальных ИДП-тран- 10 зисторов, первый, второй, третий и четвертый р-канальные МДП-транзисторы, стоки которых соединены со стоками соответственно пятого, шестого, седьмого и восьмого п-канальных МДП- 1g транзисторов, и пятый, шестой, седьмой и восьмой р-канальные МДП-транзисторы, стоки которых соединены соответственно с истоками первого, второго, третьего и четвертого р-каналь- 20 ных МДП-транзисторов, а истоки соедиНЕНЫ С DJHHOH HH, SBTBOPbl BHTblX и седьмых и- и р-канальных МДП-транзисторов объединены и являются первым прямым входом полусумматора, затворы второго и восьмого и-канальных

МДП-транзисторов и четвертого и шес" того р-канальных МДП-транзисторов объединены и являются первым инверсным входом полусумматора, затворы первого и четвертого и-канальных и второго и третьего р-канальных МДПтранзисторов объединены и являются вторым прямым входом полусумматора, затворы третьего и шестого и-канальных и первого и восьмого р-канальных

МДП-транзисторов объединены и являются вторым инверсным входом полусумматора, стоки пятого и шестого п-канальных и первого и второго р-канальных МДП-транзисторов объединены и являются прямым выходом полусумматора, а стоки седьмого и восьмого и-канальных и третьего и четвертого р-канальных МДП-транзисторов объединены и являются инверсным выходом полусумматора.

Р

Р 5 б

Ю7

Нр и, и а>

1372357

12

Составитель Д. Ковалдин

Редактор А.Ворович Техред М.Дидык Корректор В.Бутяга

Заказ 485/42 Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

ll3035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4