Запоминающее устройство с самоконтролем

Запоминающее устройство с самоконтролем

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам с коррекцией ошибок. Целью изобретения является повышение надежности устройства. Устройство содержит накопитель 1, входной 2 и выходной 3 регистры, три коммутатора 4,5 и 6, формирователь 7 кода Хэмминга, формирователь 8 признака четности, блок 9 контроля данных по четности, блок 10 сравнения , элемент ИЛИ 11, элементы НЕ 12, элементы И 13, блок I4 управления, блок 15 вывода данных, первую 16 и вторую 18 группы сумматоров по модулю два, первый 17, и второй 17 сум

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1

„„SU„„1 42 4 (д!) 4 G I ) С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

)ч„. йй Ь." "

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4098653/24-24 (22) 06.05.86 (46) 15.02.88. Бюл. ¹ 6 (72) В.Н.Горшков, А.П.Минин и И).Д.Леонтьев (53) 682.327(088.8) (56) Авторское свидетельство СССР № 830587, кл. С 11 С 29/00, 1981.

Авторское свидетельство СССР № 1265860, кл. С !1 С 29/00, 1985. (54) ЗАПОМИНА)0)ЦЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ (57) Изобретение относится к вычислительной технике, в частности к запоминающим устройствам с коррекцией ошибок. Целью изобретения является повышение надежности устройства.

Устройство содержит накопитель 1, входной 2 и выходной 3 регистры, три коммутатора 4,5 и 6, формирователь

7 кода Хэмминга, формирователь 8 признака четности, блок 9 контроля данных по четности, блок 10 сравнения, элемент ИЛИ 11, элементы НЕ 12, элементы И 13, блок 14 управления, блок !5 вывода данных, первую )6 и вторую 18 группы сумматоров по модулю два, первый 17, и второй )7> сум137 маторы по модулю два и дешифратор 19, преобразующий код номера разряда, в котором произошла ошибка. Устройство может работать в двух режимах, задаваемых сигналами на установочных входах 23„ и 23, блока 14 управления.

В первом режиме запись информации по б входам 21 выполняется за несколько тактов, а чтение за один такт, при втором режиме запись выполняется за один такт, а чтение — за несколько тактов. Устройство обеспечивает обнаружение и исправление однократных и двукратных ошибок, вызванных систематическими отказами и сбоями, за счет чего повышается его надежность.

В процессе записи информации формиро4284 ватель 7 формирует контрольные разряды кода Хэмминга, а формирователь 8 формирует признак четности, которые записываются в накопитель 1 вместе с данными. При чтении данные проверяются на четность в блоке 9 и формируется контрольный код сумматорами

16. Сумматоры 17 предназначены для исправления разрядов слова, содержащих признаки режима работы и кода (прямого или обратного) записи данных. Сумматор 18 позволяет исправить ошибку в разряде данных. Данные исправляются также путем записи инверсной информации в накопитель 1 после контрольного чтения. 2 ил.

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам с коррекцией ошибок.

Целью изобретения является повьппение надежности устройства.

На фиг.1 представлена функциональная схема предлагаемого устройства; на фиг.2 — функциональная схема блока управления.

Устройство содержит (фиг.1) нако» питель 1, входной 2 и выходной 3 регистры, первый 4, второй 5 и третий

6 коммутаторы, формирователь 7 кода

Хэмминга, формирователь 8 признака четности, блок 9 контроля данных по четности, блок 10 сравнения, элемент

ИЛИ 11, элементы НЕ 12, элементы

И 13, блок 14 управления, блок 15 вывода данных, первую группу сумматоров 16 по модулю два, первый 17 и второй 17> сумматоры по модулю два, вторую группу сумматоров 18 по модулю два и дешифратор 19.

На фиг.1 обозначены адресные входы 20, информационные входы 21 и выходы 22, входы 23 и 23 задания режима работы, вход 24 управления чте. нием устройства, вход 25 разрешения записи инверсного слова, первый 26 и второй 27 входы признака ошибки, вход 28 признака изменения режима работы, вход 29 признака кода записи данных и с первого по четырнадцатый выходы 30-43 блока 14 управления.

5 Блок 14 управления содержит (фиг.2) элементы 44-53 задержки, элементы И 54-62, элементы ИЛИ 6372, элемент ИЛИ-HE 73, RS-триггеры

1О

74-?6, дешифраторы 77 и 78.

Устройство работает следующим образом.

Запись и считывание данных можно производить в двух режимах работы, отличающихся тем, что в первом режиме работы запись производится за несколько тактов, а считывание за один такт, и исправляются ошибки, вызванные дефектами и сбоем, а при втором режиме работы запись производится за один такт, .а считываются данные за несколько тактов при наличии ошибок, вызванных стираниями и сбоем. Режим работы определяется

25 полярностью сигнала на входах 23, и 23 .

При первом режиме работы единичным сигналом на прямом входе 23, триггер 74 (фиг.2) устанавливается в единичное состояние и прекращается формирование сигнала "Готовность" на выходе 30. Двоичное кодовое слово

1374284 под воздействием сигнала с выхода 33 блока 14 передается через коммутатор 4 (фиг.l) в регистр 2, куда также передаются контрольные разряды, сформированные формирователями 7 и

8, признак режима работы, поступающий с выхода 42 блока 14.

В регистрах 3 и 2 информация располагается следующим образом. 10

В нулевом разряде содержится признак четности, в первом разряде признак режима работы (единица — при первом, нуль — при втором режиме работы), во втором разряде — признак 15 кода записи данных (нуль при записи данных в накопитель 1 в прямом коде и единица в инверсном коде), в следующих разрядах размещаются записываемые данные и контрольные разряды 20 кода Хэмминга.

Под возде"ствием сигнала с выхода 34 блока 4 прямой код слова, контрольные азряды кода Хэмминга, код единиць в первом разряде, со- 25 держащем признак режима работы, код нуля во втором разряде, показывающем, ч о информация записывается в прямом1коде, через коммутатор

5 передаются в накопитель 1 для запи-30 си в ячейку по адресу, поступающему на входы 20. Затем осуществляется контрольное считывание содержимого этой ячейки и по сигналу с выхода

31 передача кода слова через элементы И 13 в регистр 3. В блоке 10 производится сравнение кодов записанного и считанного слов. Если 0НН не совпадают, то на входе 25 будет сформирован сигнал, по которому через 40 коммутатор 5 в накопитель l поступит для записи инверсный код слова с регистра 2, причем разряды, указывающие признаки режима работы и кода записи слова в накопитель 1, тоже инвертируются. При этом записанная в накопитель 1 информация будет согласована с дефектом. На выходе 30 формируется сигнал, разрешающий производить следующую запись или считывание.При считывании слова, записанного первым способом, по сигналу на входе

24 блок 14 формирует сигнал на выходе 31, по которому считанное слово принимается в регистр 3, при этом с выхода 40 блока 14 выдается постоянный единичный потенциал на вход коммутатора 6, что позволяет выдавать информацию с прямых выходов регистра 3 на сумматоры 16, при этом снимается сигнал Готовность" с выхода 30.

Затем производится исправление случайной или систематической ошибки с использованием сумматоров 16, 17,, l7 и 18 и дешифратора 19. По сигналу на выходе 39 блока 14 блок 15 выдает на выходы 22 код слова с выходов сумматоров 18, если на выходе

28 сумматора 17, присутствуют код единицы, указывающий режим работы, и на выходе 29 сумматора 17 — код нуля„ показывающий, что информация была записана в накопитель 1 в прямом коде. Если с выходов сумматоров

17„ H 17 выдается код нуля на вход

28 и код единицы на вход 29, показывающий, что информация была записана в накопитель 1 в обратном коде, то на выходе 38 блока 14 формируется сигнал, разрешающий блоку 15 выдачу информации на выходы 22 с выходов элементов НЕ 12. На выходе 30 формируется сигнал готовности. При этом могут быть исправлены одиночная ошибка, вызванная дефектом, и одиночная ошибка, вызванная случайным сбоем в любых разрядах записанного слова, а считанная информация будет выдаваться за один такт, т.е, с максимально возможным быстродействием.

При втором режиме работы единичный сигнал на входе 23 устанавливает триггер 74 в нулевое состояние и снимает сигнал "Готовность" с выхода 30.

Двоичное кодовое слово под воздействием сигнала с выхода 33 блока 14 передается через коммутатор 4 в регистр

2. При этом формируются контрольные разряды кода Хемминга формирователем

7, код контроля на четкость формирователем 8, а в первый и второй разряды регистра 2 записываются коды нуля. Записываемое слово с прямых выходов регистра 2 записывается в накопитель 1 по адресу, поступающему на входы 20. При считывании слова по сигналу на входе 24 блок 14 формирует постоянный сигнал на выходе 40 и импульсный сигнал на выходе 31. Считанное слово поступает в регистр 3..

При этом сигнал "Готовность" на выходе 30 не формируется. Код слова и признак четности с прямых выходов регистра.3 поступают в блок 9, в котором код слова контролируется на четность и результат сравнивается со считанным признаком четности. При

5 1374284 совпадении сформированного и считанного признаков четности на выходе 26 блока 9 формируется код нуля, показывающий, что контрольное соотношение признаков четности

5 выполняется, и который поступает в блок 14. Одновременно с этим информация с прямых выходов регистра 3 через коммутатор 6 поступает на входы сумматоров 16, которые формируют контрольный признак, и если он не нулевой, то через элемент ИЛИ ll в блок 14 поступает единичный сигнал по входу 27.

При данном режиме работы возможны четыре ситуации при считывании.

B первой ситуации контрольный признак на входе 27 не равен нулю, на выходе 26 — код нуля, следователь- 20 но в кодовом слове двойная ошибка.

Во второй-ситуации признак на входе 27 не равен нулю, признак на входе 26 равен единице (контрольное соотношение не выполняется), следовательно в кодовом слове одиночная ошибка, которая корректируется кодом Хемминга.

В третьей ситуации признак на входе 27 равен нулю. Признак на входе 26 равен нулю — в кодовом слове нет ошибок.

В четвертой ситуации признак на входе 27 равен нулю, на входе 26 присутствует единица, следовательно в кодовом слове тройная или еще боль«35 шей, но нечетной кратности ошибка, которая не корректируется.

При второй и третьей ситуациях соответствующие коды с блока 9 и элемента ИЛИ 11 поступают в блок 14 на дешифратор 77, с помощью которого формируется сигнал на выходе 39, поступающий на блок 15, который выдает на выходе 22 правильное кодовое сло- 45 во, при этом на выходе 30 формируется сигнал I QTQBHocTb

При четвертой ситуации корректирование ошибки невозможно, поэтому на выходе 43 формируется сигнал.

При первой ситуации, когда двойная ошибка вызвана или стираниями в двух разрядах ячейки накопителя 1, или стиранием в оДном разряде и сбоем в другом, исправление производится следующим образом.

На вход 26 подается нулевой сигнал, а на вход 27 — единичный, в ре- зультате чего на выходе 32 блока 14 формируется сигнал, по которому информация с инверсных выходов регистра 3 переписывается в регистр 2, при этом блок 8 формирует заново признак четности. Далее по сигналам выходов

35 и 37 блока 14 производится запись информации по тому же адресу в накопитель 1 с прямых выходов регистра

2, а по сигналам с выходов 36 и 31 считывание.. информации из накопителя ,1 в регистр 3.

Ошибки, вызванные стираниями, при этом исправляются, а по сигналу с выхода 38 блока 14 производится исправление с помощью контрольных разрядов Хемминга одиночной ошибки, вызванной сбоем или неисправленным стиранием, и выдача проинвертированной информации с.выходов элементов НЕ 1 2 через блок 15 на выходы 22. При этом на выходе 30 формируется сигнал "Готовность . Таким образом, при втором

И режиме работы будет исправляться двойная ошибка, вызванная стираниями и сбоем в одном разряде ячейки накопителя 1, причем запись информации будет производиться за один такт, т.е. с максимально возможным быстродействием.

Формула и з о б р е т е н и я

Запоминающее устройство с самоконтролем, содержащее накопитель, блок управления, первый и второй коммутаторы, входной и выходной регистры, формирователь признака четности, блок сравнения, блок контроля данных по четности, элементы И и блок вывода данных, выходы которого являются информационными выходами устройства, выходом сигнала готовности которого является первый выход блока управления, причем выходы первого коммутатора подключены к входам данных входного регистра и входам формирователя признака четности, выход которого соединен с входом разряда контроля на четность входного регистра, прямые и инверсные выходы которого подключены соответственно к одним входам данных второго коммутатора и блока сравнения и к другим входам данных второго коммутатора, выходы кото-. рого соединены с информационными входами накопителя, информационные выходы которого подключены к первым вхо!

374284 дам элементов И, вторые входы которых соединены с вторым выходом блока управления, выходы элементов И подключены к входам выходного регистра, прямые выходы и выход разряда контроля на четкость которого соединены с входами блока контроля данных по четности и другими входами блока сравнения, выход которого подключен к входу разрешения записи инверсного слова блока управления, входы с третьего по шестой которого соединены соответственно с управляющими входами первого и второго коммутаторов, седь-15 мой и восьмой выходы блока управления подключены соответственно к входам записи и чтения накопителя, адресные входы которого являются адресными входами устройства, управляющие 2О входы блока вывода данных подключены к девятому и десятому выходам блока управления, первый и второй входы за. дания режима работы которого являются одноименными входами устройства, 25 вход управления чтением блока управления является одноименным входом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены формирователь кода Хэмминга, первый и второй сумматоры по модулю два, первая и вторая группы сумматоров по модулю два, дешифратор, третий коммутатор, элементы НЕ и элемент ИЛИ, причем входы формирователя кода Хемминга и входы данных первой группы первого коммутатора являются информационными входами устройства, выходы формирователя кода Хэмминга сое- 40 динены с входами данных второй группы первого коммутатора, прямые и инверсные выходы выходного регистра подключены к входам данных третьего коммутатора, управляющие входы и выходы которого соединены соответствен- но с одиннадцатым и двенадцатым выходами блока управления и входами сумматоров по модулю два первой группы, выходы которых подключены к входам элемента ИЛИ и входам дешифратора, выходы первого и второго разрядов ко-: торого соединены соответственно с первыми входами первого и второго сумматоров по модулю два, вторые входы которых подключены соответственно к прямым выходам первого и второго разрядов выходного регистра, прямые выходы разрядов с третьего по последний соединены с первыми входами сумматоров по модулю два второй группы, вторые входы и выходы которых подключены соответственно к выходам .разрядов с третьего по последний дешифратора и к входам элементов ГЕ и одним из информационных входов блока вывода данных, другие информационные входы которого соединены с выходами элементов НЕ, выходы блока контроля данных по четности и элемента ИЛИ подключены соответственно к первому и второму входам признака ошибки блока управления, вход признака изменения режима работы и вход приэнака кода записи данных которого соединены со-, ответственно с выходами первого и второго сумматоров по модулю два, инверсные выходы выходного регистра подключены к входам данных третьей группы первого коммутатора, вход данных которого соединен с тринадцатым выходом блока управления, четырнадцатый выход которого является выходом признака некорректируемой ошибки устройства.

1374284

4/ 40È27_#_!

Составитель Т.Зайцева

Техред А. Кравчук

Корректор М.Пожо

Редактор Э.Слиган Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 607/48

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4