Устройство для связи микропроцессорных модулей с магистралью

Устройство для связи микропроцессорных модулей с магистралью

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в отказоустойчивых микропроцессорных системах для организации взаимодействия микропроцессорных модулей через магистраль (o6iftyro шину) при централизованном управлении.Целью изобретения является повышение надежности устройства путем оперативной переадресации вьщаваемой информации в случае отказа модулей-приемников данных, подключенных к общей шине. Устройство микропроцессорной связи содержит блок регистров отказавших модулей, блок регистров заменяемых модулей, входной регистр, выходной регистр, первую и вторую группы схем сравнения, дешифратор, коммутатор , первый, второй, третий блоки магистральных элементов, первый,второй , третий элементы И, группу элементов И, первый, второй и третий элементы ИЛИ, шину индентификации состояния и синхронизации, шину дан- : ных, шину адреса, вход адреса устройства , вход данных.устройства,. вход режима устройства, выход данных.устройства , выход синхронизации, элементы ШШ. 3 ил. (Л

СОЮЗ СОВЕТСНИХ

РЕСНУВЛИН

093 А1 (1% Ш) af) 4 G 06 F 3 86

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗ06РЕТЕНИЙ И ОТКРЫТИЙ

ВСЕ:".(" :

ОПИСАНИЕ ИЗОБРЕТЕНИЯ И;-, К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

".%:. " (21) 41 1 75 19/24-24 (22) 16.06.86 (46) 23.02.88. Бюл. В 7 (72) В.С. Харченко, С.Б. Никольский, С.H. Ткаченко, В.Л. Кукуруза и Г.Н. Тимонькин (53) 681. 141(088.8) (56) Авторское свидетельство СССР )) 734657, кл. G 06 F 13/00 ° 1980. (54) УСТРОЙСТВО ДЛЯ СВЯЗИ MHKPOIIPOДЕССОРНЫХ МОДУЛЕЙ С МАГИСТРАЛЬЮ (57) Изобретение относится к вычислительной технике и может быть использовано в отказоустойчивых микропроцессорных системах для организации взаимодействия микропроцессорных модулей через магистраль (общую шину) при централизованном управлении. Целью изобретения является повышение надежности устройства путем оперативной переадресации выдаваемой информации в случае отказа модулей-приемников данных, подключенных к общей шине ° Устройство микропроцессорной связи содержит блок регистров отказавших модулей, блок регистров заменяемых модулей, входной регистр, выходной регистр, первую и вторую группы схем сравнения, дешифратор, коммутатор, первый, второй, третий блоки магистральных элементов, первый,второй, третий элементы И, группу элементов И, первый, второй и третий элементы ИЛИ, шину индентификации состояния и синхронизации, шину данных, шину адреса, вход адреса устройства, вход данных устройства, вход режима устройства, выход данных,устройства, выход синхронизации, элементы ИЛИ. 3 ил.

1376093

Изобретение относится к вычислительной технике и может быть использовано в отказоустойчивых микропроцессорных системах для организации взаимодеиствия микропроцессорных мо-

5 дулей через общую шину (магистраль (ОМ) при централизованном управлении методом "независимых" запросов.

Цель изобретения — повышение надежности устройства путем оперативной переадресации выдаваемой информации в случае отказа модулей-приемников данных, подключенных.кмагистрали (ON).

На фиг. 1 показана функциональная 15 схема устройства; на фиг. 2 — приведена функциональная схема блока регистров отказавших модулей; на фиг.3 функциональная схема блока регистров заменяемых модулей. 20

Устройство содержит блок 1 регистров отказавших модулей, блок 2 регистров заменяемых модулей, входной регистр 3, выходной регистр 4, вторую

5.1 5.п-1 и первую 6.1-6.п-1 группы 25 схем сравнения, дешифратор 7, коммутатор 8, первый 9, второй 10, третий 11 блоки магистральных элементов, элементы И 12-14, группу 15. 1-15.п-1 элементов И, третий 16, второй 17, первый 18 элементы ИЛИ, шину 19 синхронизации индификации и состояния, шину 20 данных, шину 21 адреса, вход

22 адреса, вход 23 данных, Вход 24 режима, выход 25 данных, выход 26 синхронизации, первую 27. 1-27.п-1 и

35 вторую 28.1-28.п-1 группы управляющих выходов блока 1 регистров отказавших модулей, группу 29.1-29.п-1 информационных выходов блока 1 регистров отказавших модулей, группу -30.130.п-1 информационных выходов блока

2 регистров заменяемых модулей, выход

31 элемента И 12, выход 32 элемента

ИЛИ 16, выход 33 элемента ИЛИ 17.

Блок 1 регистров отказавших моду45 . лей (фиг. 3) содержит группу 34. 1"

34.п-1 регистров, группу 35.1-35.п-1 элементов И и группу 36.9-36.п-1 элементов ИЛИ.

Блок 2 регистров заменяемых модулей (фиг. 4) содержит группу 37.137.п-1 регистров, группу 38.1"38.п-1 элементов ИЛИ.

Устройство связи функционирует в следующих основных режимах: основном 55 режиме приема и выдачи информации и режиме приема и выдачи информации заменяемь|м модулям.

Основной режим приема и выдачи информации.

В исходном состоянии все регистры устройства находятся в нулевом состоянии. Цепи установки в исходное состояние на функциональной схеме условно не показаны.

В данном режиме функционирования с шины 20 данных на вход блока 9 магистральных элементов поступают слова данных. С выхода 19.2 шины идентификации состояния на инверсный вход элемента И 13 поступает нулевой разрешающий сигнал для прохождения тактовых импульсов на синхровход входного регистра 3.

Слово данных, передаваемое по шине 20 данных, поступает на входной регистр 3 через блок 9 магистральных элементов, а по шине адреса на дешифратор 7 поступает адрес. Разрешающим сигналом для прохождения слова данных через блок 9 магистральных элементов является нулевой сигнал, поступающий с входа 24 устройства микропроцессорных модулей.

Если информация предназначена для данного устройства, то дешифратор 7 формирует на своем выходе сигнал,проходящий через элемент ИЛИ 18 на управляющий вход входного регистра 3 и выход 26 устройства. При поступлении тактового импульса с выхода 19.1 шины синхронизации через элемент И 13 на

I синхровход регистра 3 происходит запись слова данных во входной регистр

3. С выхода регистра 3 слово данных поступает на выход 25 устройства.

При выдаче информации в шику pàíных .на информационный вход выходного регистра 4 с входа 23 данных устройства поступает слово данных одновременно с управляющим сигналом на входе

24 устройства. По тактовому импульсу, поступающему с выхода 19.1 на элемент

И 14, а с его.выхода на синхровход выходного регистра 4, происходит запись информации (слова данных) в выходной регистр 4. С выхода выходного регистра слово данных через блок 10 магистральных элементов по сигналу с входа 24 устройства происходит в шину

20 данных.

Режим приема и выдачи информации заменяемым модулям.

В данном режиме функционирования с шины 20 данных по нулевому сигналу с входа 24 устройства через блок ма1376093 гистральных элементов 9 на входы блока 1 регистров отказавших модулей и блока 2 регистров заменяемых модулей поступает управляющее слово. Кроме того, с выхода 19.2 поступает еди5 ничный управляющий сигнал на инверсный вход элемента И 13, который блокирует поступление тактовых импульсов на вход синхронизации входного регистра 3. Выходной регистр 3 в этом случае закрыт для записи информации управляющего слова с шины 20 данных.

Код номера отказавшего модуля с выхода блока 9 поступает на вход блока

1 регистров ON. Со входа блока 1 код номера ON поступает на информационные входы регистров 34.1-34.ï-1 блока 1 (фиг. 2). Так как регистры 34.134.п-1 находятся в исходном состоя20 нии, то с выходов 28.1-28.п-1 блока

1 на управляющие входы схем сравнения 6.1-6.п-1 поступают нулевые сигналы. На выходе схем сравнения 6. 16.п-1 в этом случае формируются нуле- 25 вые сигналы, поступающие на входы элемента ИЛИ 17. С выхода 33 элемента ИЛИ 17 нулевой сигнал поступает на инверсные входы элементов И 35.135.п-1 блока 1. С выхода дешифратора

7 через элемент ИЛИ 18 на элемент

И 12 и выход 26 устройства поступает единичный сигнал. С выхода 19.2 на вход элемента И 12 поступает единичный управляющий сигнал, разрешающий прохождение единичного сигнала с выхода элемента ИЛИ 18 на входы блоков

1 и 2.

С выхода 31 элемента И 12 единичный сигнал поступает на управляющие входы блоков 1 и 2 °

С входа 31 блока 1 (фиг, 2) единичный сигнал поступает на управляющие входы регистров 34.1-34.п-1.

Нулевой сигнал с выхода элемента

36.1 выдается на инверсный вход элемента И 35. 1 и прямой вход элемента

И 35.2, тем самым блокируя запись кода номера отказавшего модуля в регистр 34.2 и разрешая запись в регистр 34.1. Аналогичным образом блокируется запись информации в регистры 34.3-34.п-1.

Тактовый импульс с выхода 19.1 шины управления поступает через элемент И 35.1 на вход синхровход реги- 55 стра 34. 1 и записывает код номера ON в регистр 34.1. С выхода 33 элемента

ИЛИ 17 на инверсные входы элементов

И 35.1-35.п-1 поступает нулевой сигнал.

Таким образом, по мере поступления управляющих слов с кодами номеров ОМ на вход блока 1 происходит запись информации в первый, второй и т.д. регистры блока 1.

С выхода регистра 34.1 код номера

OM выдается на выход 29.1 и элемент

ИЛИ 36.1. С выхода элемента ИЛИ 36.1 выдается единичный сигнал на выход

28.1. Тактовый импульс, записывающий код ON в регистр 34 с выхода элемента И 35.1, поступает на выход 27.1 блока

Одновременно с записью кода ОМ происходит запись кода заменяемого модуля в блок регистров ЗМ. Код номера заменяемого модуля с выхода 20.2 блока 9 поступает на информационный вход блока 2. С входам 20.2 блока 2 (фиг. 3) код номера ЗМ выдается на информационный вход регистра 37. 1

С выхода 31 элемента И 12 поступает единичный сигнал на управляющий вход регистра 37.1. Тактовый импульс с входа 27.1 блока 2 через элемент

ИЛИ 38.1 поступает на вход синхронизации регистра 37.1 и записывает код номера заменяемого модуля. С выхода регистра 37.1 код номера ЗМ выдается :на выход 30.1 блока 2. С выхода 30.1 блока 1 (фиг. 1) код номера 3 поступает на вход схемы сравнения 6.1 и вход коммутатора 8.

Таким образом происходит запись управляющего слова в блок 1 регистров ON и блок 2 регистров 3М. При выдаче информации в,общую шину происходит сравненйе адресной части данных с кодом адреса отказавшего модуля.

С входа 22 адреса устройства и с выхода 29. 1 блока 1 на схему:сравнения 5.1 поступает код номера ОМ. В результате совпадения на выходе схемы

5.1 сравнения выдается единичный сигнал на вход коммутатора 8 и на вход. элемента ИЛИ 16. Нулевой сигнал с инверсного входа элемента ИЛИ 16 поступает в коммутатор 8 и блокирует прохождение кода адреса через коммутатор 8. По единичному сигналу с выхода схемы сравнения 5.1 через коммутатор 8 проходит код номера 3N, поступающего с выхода 30.1 блока 2.

С выхода коммутатора 8 код номера ЗМ поступает на вход блока 11 магист1376093 ральных элементов. По единичному управляющему сигналу с входа 24 устройства код номера 3М через блок 11 магистральных элементов поступает в шину 21 адреса.

В процессе функционирования устройства возможны отказы заменяемых модулей.

В случае отказа заменяемого модуля10 код номера отказавшего заменяемого модуля поступает с выхода 27.1 блока

9 магистральных элементов на вход блока 1 регистров OH и на входы схем сравнения 6,1-6.п-1. Предположим,что произошел отказ заменяемого модуля, код адреса которого записан в регистре 37.1 блока 2. В этом случае с выхода 30.1 блока 2 на вход схемы

6.1 сравнения поступает код заменяемого модуля, а на другой вход схемы

6.1 сравнения поступает тот же код, но только в качестве кода отказавшего модуля. На управляющий вход схемы сравнения б. 1 с выхода 28.1 блока 1 поступает единичный разрешающий сигнал. В результате, сравнения кода заменяемого модуля и кода отказавшего заменяемого модуля на выходе схемы 6.1 сравнения формируется единичный сигнал, поступающий через элемент ИЛИ 17 на инверсные входы элементов И 35.1-35.п-1 блока 1 и запрещающий запись информации об отказавших модулях соответственно в регистры 34.1-34.п-1. Кроме того, единичный сигнал с выхода схемы 6.1 сравнения поступает на вход элемента

И 15,1, разрешая прохождение тактового импульса с выхода 19.1 шины управления через элемент И 15.1 на вход блока 2. Тактовый импульс с выхода элемента И 15.1, проходит через эле.мент ИЛИ 38.1 блока 2 и записывает код нового заменяемого модуля на место отказавшего заменяемого модуля в регистр 37.1

Таким образом, устройство микропроцессорной связи обеспечивает прием и выдачу управляющих слов и слов данных. При выдаче информации произ- 50 водит переадресацию информации в соответствии с кодами отказавших и заменяемых модулей.

Формула изобретения 55

Устройство для связи микропроцессорных модулей с магистралью, содержащее входной регистр, выходной регистр, три блока магистральных элементов, три элемента И, дешифратор, элемент ИЛИ, причем информационный вход первого и выход второго блока магистральных элементов являются соответственно входом и выходом устройI ства для подключения к шине данных магистрали, выход третьего блока ма-. гистральных элементов и вход дешифратора являются выходом и входом устройства для подключения к шине адреса магистрали, первый вход первого элемента И и инверсный вход второго элемента И объединены и являются входом устройства для подключения к шине идентификации состояния магистрали, прямой вход второго элемента И является входом устройства для подсоединения к шине синхронизации магистрали, первый вход третьего элемента

И является входом устройства для подключения к выходу режима микропроцессорного модуля, а выход первого элемента ИЛИ является выходом устройства для подключения к входу синхронизации микропроцессорного модуля, выход первого блока магистральных элементов соединен с информационным входом входного регистра, разрешающий вход и синхровход которого соединены соответственно с выходом элемента ИЛИ и с выходом второго элемента И, выход третьего элемента И соединен с синхровходом выходного регистра, выход которого соединен с информационным входом второго блока магистральных элементов, прямой разрешающий вход которого, инверсный разрешающий вход первого блока магистральных элементов прямой разрешающий вход третьего блока магистральных элементов объединены и соединены с первым входом третьего элемента И, выход входного регистра является выходом устройства для соединения с входом данных микропроцессорного модуля, информационный вход выходного регистра является входом устройства для соединения с выкодом даннык микропроцессорного модуля,выходы дешифратора соединены с входами первого элемента ИЛИ, выход которого соединен с вторым входом первого элемента ИЛИ, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены блок регистров отказавших модулей, блок регистров заменяемых модулей, две

1376093 группы схем сравнения, коммутатор, группа элементов И, второй и третий элементы ИЛИ, причем выход первого блока магистральных элементов соединен с информационным входом блока

5 регистров отказавших модулей и с первой группой информационных входов схем сравнения первой группы, выходы которых соединены с первыми входами элементов И группы и с входами второго элемента ИЛИ, выходы элементов

И группы соединены соответственно с входами синхронизации первой группы . выход первого блока магистральных элементов соединен, с информационным входом блока регистров заменяемых модулей, каждая группа информационных выходов которого соединена с второй группой информационных входов схем сравнения первой группы и первой группой информационных входов коммутатора, вторая группа информационных входов которого соединена с первой группой входов схемы сравнения второй 25 группы и является группой входов устройства для подсоединения к выходам адреса микропроцессорного модуля, вы..ход коммутатора соединен с информа ционным входом третьего блока магистральных элементов выходы схем сравнения второй группы соединены соот-; ветственно с группой управляющих вхо" дов коммутатора и с входами третьего элемента ИЛИ, выход которого соединен с управляющим входом коммутатора, выход второго элемента ИЛИ соединен со стробирующим входом блока регистров отказавших модулей, выход первого элемента И соединен с разрешающими входами блока регистров отказавших модулей и блока заменяемых модулей, первая группа стробирующих выходов блока регистров отказавших модулей соединена соответственно с первой группой синхровходов блока регистров заменяемых модулей, вторая группа стробирующих выходов блока регистров отказавших модулей соединена соответственно с разрешающими входами схем сравнения первой группы, группы информационных выходов блока регистров отказавших моделей соединены со-. ответственно с вторыми группами входов схем сравнения второй группы, вход синхронизации блока регистров отказавших модулей соединен с прямым входом второго элемента И и с вторы- ми входами элементов И группы.

1376093

Корректор В. Гирняк

Заказ 789!48 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Составитель Г. Стернин

Редактор С.Патрушева . Техред А.Кравчук

Е Ул gtreuem, 2 аиенмннк моф™леМи