Устройство для сопряжения памяти с процессором

Устройство для сопряжения памяти с процессором

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в электронных вычислительных машинах с микропрограммным управлением . Целью изобретения является повышение быстродействия. Устройство содержит блок управления, два блока памяти, регистр адреса выходной информации , выходной регистр, мультиплексор , память признаков обращения, триггер пуска, элемент ИЛИ, элемент ИЛИ-НЕ, элемент НЕ группу элементов И, группу элементов задержки. Гз.п. , 3 ил., 1 табл.

СОЮЗ СОВЕТСНИХ

РЕСПУБЛИН (19) (И) (Ю4 06 3

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTN1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМ .Ф СВИДЕТЕЛЬСТВУ

i13

БИЯСЬ ,(2 1) 4129997/24-24 (22) 02.10.86 (46) 29.02.88. Бюл. У 8 (72) В.А.Гриненко, А.П.Смирнов и С.И.Коляда (53) 681.325 (088.8) (56) Авторское свидетельство СССР

У 898437, кл. С Об F 13/16, 1980.

Авторское свидетельство СССР

В 1142838, кл. G 06 Р 13/00, 1983. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПАМЯТИ С ПРОЦЕССОРОМ (57) Изобретение относится к вычислительной технике и может. быть использовано в электронных вычислительных машинах с микропрограммным управлением. Целью изобретения является повышение быстродействия. Устройство содержит блок управления, два блока памяти, регистр адреса выходной информации, выходной регистр, мультиплексор, память признаков обращения, триггер пуска, элемент HJIH элемент

ИЛИ-НЕ, элемент НЕ, группу элементов

И, группу элементов задержки. Г s.n. ф-лы, 3 ил., 1 табл. 1377866

Изобретение относится к вычислительной технике и может быть использовано в электронных вычислительных машинах с микропрограммным управлением.

Целью изобретения является повышение быстродействия.

На фиг.1 представлена структурная схема предложенного устройства; на фиг.2 — то же блока управления; на фиг.3 — - временная диаграмма работы устройства.

Устройство содержит первый 1 и второй 2 блоки памяти, регитр 3 адреса, выходной регистр 4, мультиплексор 5, память 6 признаков обращения, блок 7 управления, триггер 8 пуска, группу элементов 9 задержки;. группу элементов И 10, элемент ИЛИ 11, элемент ИЛИ-НЕ 12, элемент HE 13, вход

14 устройства, выход 15 устройства, выходы 16 — 18 блока 7 управления, входы 19 и 20 соответственно запуска и блокировки блока 7 управления. 25

Блок 7.управления содержит (фиг.2) генератор 21 импульсов, триггеры 22 и .23, элементы НЕ 24 и 25, элементы

И 26-29, элемент ИЛИ 30, элементы

И-НЕ 31 и 32, выход 33 генератора 21 30 импульсов.

Устройство работает следующим образом.

В блоке 1 памяти — быстрая память — хранится наиболее часто ис35 пользуемая информация, например микропрограммы выполнения основных команд, определяющих быстродействие процессора. Во блоке 2 памяти — медленная память — хранится сравнитель- 40 но редко используемая информация, например, микропрограммы системы прерывания, системы восстановления или часто используемые диагностические тесты.

Время задержки каждого, из элементов 9. задержки соответствует времени срабатывания одной из медленных памятей, входящих в состав блока 2 памяти, Импульсы 16 (ТИ1) и 17 (ТИ2), вырабатываемые блоком 7 (возможная схема реализации приведена на фиг,2), образуют временную развертку короткого цикла, при котором информация на выход 15 устройства поступает из быстрой памяти. Импульсы 16, 17 и 18 (ТИЗ) образуют временную развертку длинного цикла — процессор работает с. одной из медленных памятей, входящих в блок 2 памяти, Триггер 8 пуска в (k-1)-м цикле, в зависимости от состояния младших разрядов регистра 3 адреса, определяет тип подключаемой в -м цикле памяти — быстрая или медленная и в соответствии с этим (k-1)-й цикл будет короткий или длинный, причем наличие всех нулей в младших разрядах регистра 3 адреса свидетельствует о том, что (k-1)-й цикл короткий, наличие хотя бы одной единицы — длинный.

В исходном состоянии триггеры 8, 22 и 23 установлены в состояние нуля (цепи предварительной установки на схемах не показаны). На входе 20 блокировки блока 7 находится потенциал

"0", на входе запуска 19 — потенциал

"1" (фиг.2). С нулевых выходов триггеров 22 и 23 уровни логической "1" поступают на входы элемента И 28, с выхода которого "1" поступает на выход 18 блока 7, на выходы 16 и 17 которого с единичных выходов триггеров 22 и 23 поступают "0". На информационный вход триггера 22 с выхода элемента ИЛИ 30 поступает "1", т.е. устройство готово к работе.

Положительный полупериод первого импульса с выхода 33 (фиг.3с ) генератора 21 поступает на С-вход триггера 22 и своим передним фронтом устанавливает триггер 22 в "1". С появлением на выходе 33 генератора 21 первого положительного полупериода начинается (k-1)-й цикл работы устройства.

С единичного выхода триггера 22 импульс ТИ1 (фиг.3о) поступает на выход 16 блока 7. С нулевого выхода триггера 22 "0" поступает через элемент И 28 на выход 18 блока 7 (фиг.32). С выхода 16 блока 7 "1" поступает на вход записи-чтения выходного регистра 4, в который записывается информация с выхода мультиплексора 5 (фиг. 1) .

Отрицательный полупериод первого импульса с выхода 33 генератора 21 поступает через элемент НЕ 24 на

С-вход триггера 23, устанавливая последний в "1" (фиг.3 6), которая поступает на выход 17 блока 7 и через элементы И-НЕ 31 и И 26 устанавливает триггер 22 в "0", который свидетельствует об окончании ТИ1. С нулевого выхода триггера 23 "0" поступает

1377866 на вход элемента И 28, подтверждая на выходе 18 блока 7 состояние "0", С выхода 17 блока 7 ТИ2 поступает на вход записи-чтения регистра 3 адреса, в который по переднему фронту записы5 вается адрес информации, которая будет обрабатываться в следующем цикле работы процессора. В младших разрядах регистра 3 адреса находится код всех нулей, свидетельствующий о том, что в следующем цикле процессор будет работать с быстрой памятью. Младшие разряды регистра 3 адреса соединены с входами элемента ИЛИ 11, "0" с вы10

15 хода которого поступает на информационный вход триггера 8 пуска, на вход

20 блокировки блока 7 и на вход управления мультиплексора 5, который с приходом данного сигнала подключает на свой выход данные, поступающие с блока 1 памяти. С входа 20 блокировки блока 7 "0" через элементы НЕ

25, И 29 и ИЛИ 30, проинвертировавшись, поступает на информационный

25 вход триггера 22. С выхода 33 генератора 21 второй положительный полупериод поступает на С-вход триггера 22 и своим передним фронтом устанавливает на его выходе "1". С единичного выхода триггера 22 THI поступает на выход 16 блока 7 и через элементы

И-НЕ 32 И 27 устанавливает триггер . 23 в "0".

С выхода 17 блока 7 "0" поступает

30 и в (k-1)-й цикле. С выхода 16 блока

7 ТИ1 поступает на вход "Запись-чтение" выходного регистра 4, своим передним фронтом записывая в него данные с выхода мультиплексора 5. С выходного регистра 4 данные (k-1)-ro

50 цикла поступают на выход 15 устройст" ва..Затем на выходе 17 блока 7 появляется импульс ТИ2, передним фронтом которого в регистр 3 адреса с входа

14 устройства записывается адрес инна элемент НЕ 13, с выхода которого

"1" поступает на С-вход триггера 8 пуска, своим передним фронтом подтверждая на нулевом выходе триггера 8 пуска "1", которая поступает на вход

19 запуска блока 7, разрешая формирование временной развертки следующего цикла.

С появлением на выходе 33 генератора 21 второго положительного полу45 периода начинается k-й цикл работы устройства. Формирование ТИ1 и ТИ2 происходит аналогичным образом, как формации, которая будет обрабатываться процессором в следующем цикле, В коде младших разрядов адреса имеется в наличии одна или несколько единиц. С выхода регистра 3 адреса младшие адресные разряды поступают «а входы элемента ИЛИ 11 и адресные входы памяти 6 признаков обращения.

Рассмотрим случай, когда блок 2 памяти состоит из трех различных по временным характеристикам медленных памятей, Содержимое памяти 6 признаков,обращения для данного примера приведено в таблице.

С выхода памяти 6 признаков обращения выбранный код поступает на входы группы элементов H 10. С выхода элемента ИЛИ 11 "1" поступает на управляющий вход мультиплексора 5, подключая на его выход информацию с блока 2 памяти. С выхода элемента

ИЛИ 11 "1" также поступает на вход

20 блокировки блока 7 и на информационный вход триггера 8 запуска. По концу ТИ2 положительный фронт импульсов с элемента НЕ 13 поступает на

С-вход триггера 8 и устанавливает на

его нулевом выходе "0", который поступает на вход 19 блока 7 (фиг.3>).

С входа 19 блока 7 уровень "0" через элементы И 26 и 27 поступает на нулевые входы триггеров 22 и 23, устанавливая на их единичных выходах

"0", которые поступают соответственно на выходы 16 и 17 блока 7. С нулевых выходов триггеров и уровни "1" поступают соответственно на входы элемента И 28, с выхода которого "1" поступает-на выход 18 блока 7 и через элемент ИЛИ 30 на информационный вход триггера 22. Выработка очередной развертки синхросигналов блокируется, запрещая изменение состояния процессора.

Импульс ТИЗ с выхода 18 блока 7 (фиг.3 ) поступает на входы группы элементов И. 10. С соответствующего выхода элемента И группы элементов

И 10 "1" поступает через соответствующий элемент задержки группы элементов 9 задержки на вход элемента

ИЛИ-НЕ 12, на выходе которого "0" появляется одновременно с появлением считываемой информации на выходе медленной памяти блока 2 памяти. С выхода элемента ИЛИ-НЕ 12 "0" поступает

5 13778 на вход установки в "0" триггера 8 пуска и устанавливает триггер 8 пуска в "1" на нулевом выходе. С нулевого выхода триггера 8 пуска "1" поступает на вход 19 запуска блока 7, раз5 решая формирование новой развертки синхросигналов.

В следующем .(k-1)м цикле работы процессора информация, считанная из соответствующей медленной памяти блока 2 памяти, заносится по импульсу

ТИ1 в выходной регистр 4 и поступает на выход 15 устройства.

Формула изобретения

Устройство для сопряжения памяти с процессором, содержащее выходной регистр, мультиплексор, два блока 20 памяти, память признаков обращения, регистр адреса, триггер пуска, группу элементов И, группу элементов задержки, элемент ИЛИ, причем информационный вход регистра адреса является входом устройства для подключения.к адресному выходу процессора, информационный выход выходного регистра является выходом устройства для подклю- чения к адресному входу памяти, при этом группа старших разрядов информационного выхода регистра адреса соединена с группой адресных входов первого блока памяти и с первой группой. адресных входов второго блока памяти, информационные выходы которых соединены соответственно с первым и вторым информационными входами мультиплексора, информационный выход которого соединен с информационным входом

40 выходного регистра, управляющий вход мультиплексора соединен с информационным входом триггера пуска и с выходом элемента ИЛИ, группа входов которого соединена с второй группой .

i адресных входов второго блока памяти, с группой младших разрядбв информационного выхода регистра адреса и с группой адресных входов памяти признаков обращения, информационный выход которого соединен с первыми входами элементов И группы, выходы которых соединены с входами элементов задержки группы, о т л и ч а ю щ е— е с я тем, что, с целью повышения быстродействия, в него введены блок управления, элемент ИЛИ-HE элемент

НЕ, при этом выходы элементов задержки группы соединены с группой входов

66 элемента ИЛИ-HF, выход которого соединен с нулевым входом триггера пуска, нулевой выход которого соединен с входом запуска блока управления, вход блокировки которого соединен с выходом элемента ИЛИ, вход записичтения выходного регистра соединен с первым выходом блока управления, второй выход которого соединен с входом записи-чтения регистра адреса и с входом элемента HE выход которого соединен с синхровходом триггера пуска, третий выход блока управления соединен с вторыми входами элементов

И группы.

2. Устройство по и. 1, о т л и— ч а ю щ е е с я тем, что блок управления содержит генератор импульсов, два триггера, четыре элемента И, два элемента И-НЕ, два элемента НЕ, элемент ИЛИ, причем первый вход первого элемента И соединен с первым входом второго элемента И и является входом запуска блока управления вход первоro элемента НЕ является входом блокировки блока управления, единичный выход первого триггера соединен с информационным входом второго триггера, с первыми входами первого, второго элементов И-НЕ и является первым выходом блока управления, единичный выход второго триггера соединен с первь м входом третьего элемента И, с вторыми входами первого, второго элементов И-НЕ и является вторым выходом блока управления, выход четвертого элемента И .соединен с первым входом элемента ИЛИ и является третьим выходом блока управления, при этом в блоке управления выход первого элемента

НЕ соединен с вторым входом третьего элемента И, выход которого соединен с вторым входом элемента ИЛИ, выход которого соединен с информационным входом первого триггера, синхровход которого соединен с третьим входом второго элемента И-НЕ, с выходом генератора импульсов и с входом второго элемента НЕ, выход которого соединен с синхровходом второго триггера и с третьим входом первого элемента ИНЕ, выход которого соединен с вторым входом первого элемента И, выход которого соединен с нулевым входом первого триггера, нулевой выход которого соединен .с первым входом четвертого элемента И, второй вход которого соединен с нулевым выходом второго тригКод младших ра

5 рядов регистра ,3 адреса

7 1377866 гера, нулевой вход которого соединен с выходом второго элемента И, второй вход которого соединен с выходом второго элемента И-НЕ.

Продолжение таблицы одержимое памяти разряда

1 2 3

0 0

0 1

Код младших раз рядов регистра

3 адресаодержимое памяти раэряда

j 1 °

0 0 0

1 0 0

0 0 1.

1 0 0

0 0 1

1 0 0

0 1 0

0 0 1

0 0 0

1377866

Фие. 3

Составитель С.Пестмал

Редактор: M.Êåëåìåø Техред М.Ходанич Корректор N.Ïîæî

Заказ 875/46 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4