Устройство для многоканального интерполирования функций

Устройство для многоканального интерполирования функций

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике. Цель иэобретенияповьшение точности и автономности функционирования. Устройство содержит коммутатор-каналов 1, блок памяти 2, цифроаналоговый преобразователь 3, первые сумматоры 4/ - 4f, интерполирующих каналов, ключи 5,- 5„, 6, - бц, запоминающие элементы

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (51) 4 (06 С 7/30

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4031645/24-24 (22) 03.03.86 (46) 29.02.88. Бюл. )(8 (71) Институт кибернетики им. В.M.Ãëóøêoâà (72) В.Н.Коробейников, А.Ф.Кургаев и В.Я.Масловский, (53) 681.3 (088.8) (56) Авторское свидетельство СССР

)1 962995, кл. G 06 G 7/30, 1982.

Авторское свидетельство СССР

Р 1042038, кл. G 06 G 7/30, 1982. (54) УСТРОЙСТВО ДЛЯ МНОГОКАНАЛЬНОГО

ИНТЕРПОЛИРОВАНИЯ ФУНКЦИЙ (57) Изобретение относится к вычислительной технике. Цель иэобретенияповышение точности и автономности функционирования. Устройство содержит коммутатор .каналов 1, блок памяти 2, цифроаналоговый преобразователь 3, первые сумматоры 4; — 4n интерполирующих каналов, ключи 5,—

5„, 6, — 6„, эапоминающие элементы

7, — 7»»ь 8» 8л» ключи 9„9„

10» — .10„, вторые сумматоры 11, 1t ключи 12» — 12„, первые интеграторы 13» — 13„, цифроуправляемые резисторы 14, — 14„, вторые интеграторы 15, — 15» цифроуправляемые резисторы 16» — 16» блоки 17, — 17„ формирования шага интерполирования с выходами 18-23, входящие в состав интерполирующих каналов 24 » - 24„, информационные входы 25, шину 26

13 77878 тактовых импульсов, выходы 27, -27„.

В каждом из интерполирующих каналов по информации об очередной координате функции и очередном интервале интерполяции осуществляется линейное интерполирование. По истечении очередного интервала соответствующий канал запрашивает и получает из блока памяти 2 очередную информацию.

Каналы работают независимо друг от друга. 2 з.п. Ф-лы, 3 ил.

Изобретение относится к вычисли= тельной технике и может быть использовано для визуализации информации, формирования управлякмцих сигналов и в качестве генератора функций.

Цель изобретения — повышение точности и автономности функционирования.

На Фиг. 1 представлена схема устройства; на фиг. 2 — схема блока формирования шага интерполирования; на фиг. 3 — схема коммутатора каналов.

Устройство содержит коммутатор 1 15 каналов, блок памяти 2, цифроаналого,вый преобразователь (ЦАП) 3, первые сумматоры 4, ключи 5 и 6, запоминающие элементы 7 и 8, ключи 9 и 10, вторые сумматоры 11, ключи 12, пер" 20 вые интеграторы 13, первые цифроуправляемые резисторы 14, вторые интеграторы 15, вторые цифроуправляемые резисторы 16, блоки 17 формирования шага интерполирования с выходами

18-23. Элементы 4-17 образуют интерполиру»ощие каналы 24. Кроме того, устройство содержит информационные входы 25, шину 26 тактовых импульсов, выходы 27, информационные выходы 28 блоха синхронизации, синхронИзирую-.. щий выход 29, входы 30 запроса информации коммутатора каналов, информационные выходы 31 блока памяти 2.

Блок 17 содержит элементы ИЛИ 32, 35

33, элементы 34 и 35 задержки, триггер 36„ элемент HE 37, элементы И 3840, триггер 41, элементы И 42, 43, триггер 44. элемент И 45, триггер 46, 2 элементы НЕ 47,48, элемент И 49, элемент ИЛИ 50, элемент И 51, регистр

52, блок 53 элементов И, счетчик 54, сблок 55 элементов И.

Коммутатор 1 каналов содержит мультиплексор 56, и регистров 57 адреса, п счетчиков 58, шифратор 59, формирователь 60 импульсов синхронизации.

Устройство работает следующим образом.

По исходным значениям ординат Х„ и абсцисс интервалов Т„, где k— номер функции; i — номер интервала, хранящимся в блоке 2 памяти, в интерполирукщих каналах 24 восстанавливаются функции времени X„(t). Ординаты

Функций через ЦАП 3 поступают на входы сумматоров 4, а абсциссы — на информационные входы блоков 17.

Период следования тактовых сигналов на шине 26 совпадает с длительностью минимального интервала интерполирования Т Т „, à g t (длительность тактовых сигналов) совпадает с интервалом времени, выделяемым на обслуживание одного канала 24, причем .

Т где n — число каналов 24.

n+2

Переменный интервал интерполирования любой иэ цепочек 24 может изменяться только кратным Т ;„ ° Каждый иэ параллельных каналов 24 формирует функ цию времени независимо. Синхронизация их работы осуществляется только для узлов, участвукщих в обмене информацией с блоком 2. Работу каждо1377878 го из каналов можно представить в виде совокупности двух одновременных процессов: процесса выделения и sanoминания приращения формируемой функ ции и процесса интегрирования приращения.

Обслуживание каналов 24 выполняется циклически с периодом Т следования тактовьм сигналов на шине 26 таким образом, что первый канал 24 обслуживается в течение интервала времени gt,, второй -at, ..., k-A—

М, ..., и-й — a t» прйчем этн к ° интервалы равны. Они следуют один за другим, причем k-й канал 24 обслуживается в текущем интервале времени Т только в том случае, если вслед за его окончанием происходит изменение в этом канале шага интерполирования (орднната k-й функции при этом может как изменяться, так и остаться прежней). Если же текущий шаг интерполирования для k-го канала 24 не оканчивается с окончанием данного 25 интервала Т, а продолжается в последующем интервале Т, то соответствующий интервал времени Ь „ выдерживается без использования. Управление работой каждого из каналов 24 выполняет соответствующий блок 17.

Длительность задержки элемента

34 задержки составляет небольшую долю от длительности gt и одинакова для всех блоков 17. Длительность задержки элемента 35 такова, что обеспечивает формирование на его выходе сигнала, сдвинутого относительно сигнала на шине 26 для блока 17 первого канала на величину, для 0 блока 17 k-ro канала — на величину

° Ь й, для блока 17 и-го канала— на величину п ас.

Б начальном состоянии регистры

52, счетчики 54, триггеры 36,41, 44 45 и 46 блоков 17 установлены в нуль, в запоминающих элементах 7 и 8— нулевые значения приращения функций, а на выходе ЦАП 3 и выходах 27нулевые напряжения. Замкнуты ключи

9 и 12. С входов 25 в регистры 57 коммутатора 1 записываются начальные коды адресов массивов координат генерируемых функций. Первый тактовый сигнал с шины 26, поступая через элементы ИЛИ 32 и 33 одновременно на входы триггера 36, устанавливает триггеры 36 всех каналов в единичное состояние; триггеры 36 своими выходными сигналами размыкают ключи 12.

Этот же тактовый сигнал устанавливает в нуль триггеры 41 и 46. После окончания сигнала на выходе элемента 34 он через элемент HE 48 вместе с единичным сигналом на вьмоде элемента HH 47 открывает элемент И 49 и устанавливает триггеры 46 в единичное состояние. !

По окончании тактового сигнала на выходе элемента 35 формируется сигнал длительностью,, который проходит через элемент И 38 и формирует на входе 30 блока 17 первого канала сигнал запроса информации. Этот сиг нал, поступая на.соответствующий вход коммутатора 1, увеличивает на единицу содержимое соответствующего счетчика 58, через шифратор 59 подключает через мультиплексор 56 выходы соответствующего регистра 57 и счетчика 58 к информационным выходам

28 коммутатора 1. Информация с выходов 28 определяет формирование и выдачу на выходы блока 2 цифровых кодов ординаты и абсциссы (Х,, и

Т,, ) первого значения функции Х,(t).

Эти коды удерживаются на первых и вторых выходах блока 2 до подачи с выходов 28 коммутатора 1 новой информации. Одновременно коммутатор 1 в ответ на сигнал запроса информации формирует на выходе 29 формирователя

60 синхросигнал, который в блоке 17 первого канала 24 вместе с сигналом на выходе элемента 35 задержки открывает элемент И 43, сигнал с выхода которого устанавливaåò триггер 41 в единичное состояние. Прн этом снимается сигнал запроса информации с выхода 30 и открывается элемент И 40.

Сигнал с выхода элемента И 40 открывает блок 55 элементов И, через который код значения Т,, записывается

1 в счетчик 54, и вместе с нулевым сигналом триггера 44 открывает элемент И 4?, формируя сигнал на выходе 19, который замьпсает ключ 6. Замкнутый ключ 6 подключает выход сумматора 4 к входу запоминающего элемента 8, в котором запоминается прираще ние напряжения в Х,, С окончанием сигнала на выходе элемента 35 pasмыкается ключ 6, триггер 36 устанавливается в нулевое состояние, на выходе 22 появляется сигнал, замыкающий ключ 12 первого канала. Замкну1377878

50 тый ключ 12 обеспечивает разряд интегратора 13.

Аналогичным образом из блока 2 выбираются коды координат функции Х,().

Этот процесс для второго канала 24 выполняется в течение интервала времени h,t, сдвинутого относительно начала первого тактового сигнала на величину 2 Ьй. Точно также в тече- 10 ние интервала времени ht„, сдвинутого относительно начала первого тактового сигнала на величину n ° ht, запоми- нается приращение ординаты d Х„, и шага интерполирования T „

Интервал времени д1 „„, вьдерживается без использования и необходим для разряда интегрирующего конденсатора интегратора 13 последнего канала. 20

Таким образом, перед приходом второго тактового сигнала на шину 26 в блоках 17 триггеры 36 и 44 находятся в нулевом состоянии, а триггеры 41 и

46 — в единичном состоянии. 25

Второй тактовый сигнал, поступая через элементы ИЛИ 32 и 33 на входы триггеров 36 всех блоков 17, устанавливает их передним фронтом в единичное состояние — с выходов 22 снимает- 30 ся управляющий сигнал, что приводит к размыканию ключей 12 всех цепбчек

24. Одновременно этот же сигнал проходит через элементы И 45, открытые единичными импульсами триггеров 46, 35 разрешает запись через блоки 53 кодов счетчиков 54 в регистры 52 и переводит триггеры 44 в единичное состояние. В результате снимается разрешающий сигнал с выходов 20, 40 устанавливается разрешающий сигнал на выходах 21, а на выходах 23 соответствующих каналов 24 устанавливаются коды шага интерполирования. 3амыкаются ключи 10, код выходов 23 45 блока 17 устанавливает соответствующие значения цифровых управляемых резисторов 14 и 16 определяющие по-" стоянные времени интегрйрования в каналах от Т,1 до Т „, . Интеграторы 13 и 15 в течение второго цикла интервала времени Т интегрируют приращение функции, запомненное на предыдущем интервале времени, так как в первом канале формируется выход- 55

t ное напряжение Х,() = Ь Х, 1.Т„ которое в конце второго цикла достигает величины Х,, ; в п-ом канале—

Х (t) h Х ° — — которое дои n,1 Т

П.1 стигает значения Х „, в конце третьего цикла, а также формируется напряжение обратной связи на выходах сумматоров 11: на первом канале X,,(t)=

ЬХ, -ЬХ ,1

Т в п-м кана1,1 t ле X„(t) - 6Х„, — дХ„, п,1 .Одновременно с процессом интегрирования запоминаются приращения сигналов в соответствующем запоминающем элементе. Второй тактовый сигнал ус-. танавливает триггеры 41 и 46 в нулевое состояние и вычитает единицу из кодов счетчиков 54. В случае обнуления счетчика 54 k-го канала элемент И 48 в соответствующем канале открывается и устанавливает триггер

46 в единичное состояние. В резуль-, тате на выходе 30 формируется сигнал запроса информации. Этот сигнал в блоке 1 увеличивает содержимое соответствующего счетчика 58 и, управляя через шифратор 59 мультиплексором 56, подключает выходы соответствующих регистра 57 и счетчика 58 к выходам 28 блока 1. Код выходов

28 определяет выборку из блока 2 кодов координат Х„д и Т „д второго значения функции, Одновременно формирователь 60 выдает на выход 29 синхросигнал, который вместе с сигналом на выходе схемы 35 задержки открывает элемент И 43 н устанавливает триггер 41 в единичное состояние.Тем самым снимается сигнал запроса информации. Единичные состояние триггеров

41 и 46 и сигнал с выхода схемы 35 открывает элемент И 40. Сигнал с выхода элемента И 40 открывает блок 55, разрешая прием в регистр 54 с выходов 31 блока 2 кода второго шага интерполирования Т„, и, пройдя ере=элемент И 39, открытый единичным сигналом триггера 44, формирует управляющий сигнал, который замыкает ключ 5.

Замкнутый ключ 5 подключает выход сумматора 4 к входу запоминающего элемента 7, в котором запоминается приращение hX„, = Х к,.2 — Х „, функции Хк() — результат суммирования в сумматоре 4 его входных сигналов:

ЬХ = Х -hX„ кд кл

Т

К,1

hX, +. ЬХ

К1 Кi T j

1,1

1377878 где первое слагаемое - аналоговый эквивалент кода второго отсчета сигнала X„(1:), выбранного из блока 2, поданный с выхода ЦАП 3 на первый вход сумматора 4; второе слагаемоенапряжение, поступающее с выхода интегратора 15 на второй (вычитающий) вход сумматора 4; третье и четвертое слагаемые — напряжение, поступаю- 1О щее с выхода сумматора 11 обратной связи на третий (вычитающий) вход сумматора 4.

По окончании интервала g „ элемент И 39 закрывается, ключ 5 размыкается. Кроме того, на выходе элемента И 40 через элемент НЕ 37 и элементы ИЛИ 32 и 33 устанавливает триггер 36 в нулевое состояние, в результате чего формируется управляю- 2р щий сигнал на выходе 22, замыкающий ключ 12, который обеспечивает разряд интегратора 13 ° .

Если код регистра 54 не равен нулю и триггеры 41 и 46 остаются в нулевом 25 состоянии, то сигнал запроса не формируется и продолжается процесс интерполяций.

Таким образом, в каждом такте работы устройства при окончании очеред- 3р ного интервала интерполяции какой.— либо из функций осуществляется выборка соответствующей информации из блока 2 в соответствующий канал 24, после чего в нем начинается линейная интерполяция с исходнымк данными следующего интервала. При отсутствии сигналов запроса информации, свидетельствующих об окончании интервала интерполяции, соответствующий канал 4р продолжает линейное интерполирование.

По прошествии всех интерполирующнх интервалов цикличность генерации функций определяется свойством циклично-! сти счета счетчиков 58, емкость которых устанавливается соответственно длине интерполируемых функций.

Ф о р мула и з о б р е т е н и я

1. Устройство для многоканального интерполирования функций, содержащее цифроаналоговый преобразова- . тель и и интерполирующих каналов, каждый из которых содержит первый суиматор, выход которого через первый и второй ключи соединен с входами соответственно первого и второго запоминающих элементов, выходы которых через третий и четвертый ключи соединены с первым выводом первого цифроуправляемого резистора, второй вывод которого соединен с входом первого интегратора, выход котброго соединен с первым входом второго сумматора, выход которого соединен с первым входом первого сумматора„ второй цифроуправляемый резистор, блок формирования шага интерполирования канала, первый, второй, третий и четвертый выходы которого соединены с управляющими входаии соответствукццих ключей канала, а пятый выходс управляющим входом первого цифроуправляемого резистора канала, при этом выход цифроаналогового преобразователя соединен с вторыми входами первых сумматоров каналов, о т л ич а ю щ е е с я тем,что, с целью повышения точности и автономности функционирования, устройство содержит коммутатор каналов, блок памяти, а в каждом интерполирукюцем канале— второй интегратор и пятый ключ, включенный между входом и выходом первого интегратора, первый вывод первого цифроуправляемого резистора соединен с вторым входом второго сумматора и с первым выводом второго цифроуправляемого резистора, второй вывод которого соединен с входои второго интегратора, выход которого, являющийся выходом интерполирующего канала, соединен с третьим входом первого.сумматора, управляющий вход второго цифроуправляемого резистора соединен с пятым выходом блока формирования шага интерполирования канала, шестой выход которого соединен с управляющим входом пятого ключа, п информационных входов устройства соединены с соответствующими информационными входами коммутатора каналов, и информационных выходов которого соединены с соответствующими адресными входами блока памяти, первая группа выходов которого соединена с входами цифроаналогового преобразователя, а вторая группа выходов — с группами информационных входов блоков фор,мирования шага интерполирования каналов, тактовые входы которых соединены с шиной тактовых импульсов уст1 ройства, а седьмые выходы — с соответствующими входами запроса инфор1377878

10 мации коммутатора каналов, синхронизирующий выход которого соединен с входами синхронизации блоков формирования шага интерполирования кана- 5 лоэ.

2. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок формирования шага интерполирования содержит четыре триггера, регистр, счетчик, 1О дэа блока элементов И, два элемента задержки, восемь элементов И, три элемента НЕ и три элемента ИЛИ, причем тактовый вход блока подключен к первым входам первого элемента И, первого и второго элемента ИЛИ и через первый элемент задержки соединен с нулевыми входами первого и второго триггеров, с первым входом второго элемента И, с входом перво- 20 го элемента НЕ и с входом второго элемента задержки, выход которого подключен к первым входам третьего, четвертого и пятого элементов И, информационные входы блока через пер-25 вый блок элементов И соединены с установочным входом счетчика, вход вычитания которого соединен с выходом второго элемента И, а кодовый выход через третий элемент ИЛИ под- Зр ключен к входу второго элемента НЕ и второму входу второго элемента И, а через второй блок элементов И соединен с входом регистра, выходы ко»

TopoI о ЯВлЯютсЯ ПЯтым Выходом блока1 35 выходы первого и второго элементов

НЕ соединены с входами шестого элемента И, выход которого подключен к единичному входу второго триггера, единичный выход которого соединен с вторЦми входами первого, третьего и пятого элементов И, второй вход четвертого элемента И является входом синхронизации блока, а выход подключен к единичноЮ входу первого триггера, единичный выход которого соединен с третьим входом третьего элемента И, а нулевой выход подклюI чен к третьему входу пятого элемента

И, выход которого является седьмым выходом блока, выход первого элемента И соединен с управляющим входом второго- блока элементов И с со счетным входом третьего триггера, выходы которого являются третьим и четвертым выходами блока и соединены с первыми входами соответственно седьмого и восьмого элементов И, выходы которых являются вторым и первым эыходами блока, а вторые входы седьмого и восьмого элементов И соединены с вторым входом второго элемента ИЛИ, с входом третьего элемен,та НЕ и с управляющим входом первого блока элементов И и подключены к выхо,ду третьего элемента И, выход третьего элемента НЕ соединен с вторым входом первого элемента ИЛИ,выход которого подключен к входу синхронизации четвертого триггера, информационный вход которого соединен с выходом второго элемента ИЛИ, а нулевой выход является шестым выходом блока.

3. Устройство по П.1, о т л и— ч а ю щ е е с я тем, что коммутатор каналов содержит мультиплексор, шифратор, формирователь импульсов синхронизации, и регистров адреса и и счетчиков, при этом входы регистров адреса являются информационными входами коммутатора, а входы запроса информации соединены с соответствующими входами шифратора и формирователя импульсов синхронизации, а также с входами соответствующих счетчиков, выход шифратора соединен с управляющим входом мультиплексора, информационные входы которого подключены к выходам регистров адреса и счетчиков адреса, а выходы мультиплексора являются информационными выходами коммутатора каналов, выход формирователя импульсов синхронизации является синхронизирующим выходом коммутатора каналов.

1377878

Фие. 2

1377878

Мп ое.

Составитель Г.Осипов

Техред M.Äèäûê

Редактор И.Рыбченко

Корректор М.Шароши

Заказ 876/47

Производственно-полиграфическое предприятие, г,ужгород, ул.Проектная, 4

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д, 4/5

301

Мк