Постоянное запоминающее устройство

Постоянное запоминающее устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при .проектировании постоянных запоминающих устройств. Целью изобретения является повышение быстродействия устройства. Для достижения этой цели в устройство введены блок I7 фиксации напряжения на выбранной адресной шине и блок 18 формирования порогового напряжения. Введенные блоки позволяют уменьшить перепады напряжения между шинами при работе устройства, обеспечить перезаряд емкостей шин.накопителя 10 через низкоомные цепи, а также автоматически изменять порог срабатьтания элементов ИЛИ 11при изменении напряжения на выбранной адресной пп1не. 1 ил. ел

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5D 4 G 11 С 7/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСИОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3526042/24-24 (22) 20.12.82 (46) 29.02.88. Бюл. 11- 8 (71) Институт кибернетики им. В.М.Глушкова (72) В.П.Деркач, А.А..Мержвинский, Н.С.Боборыкин и А.И.Золотопуп (53) 681.327.66(088.8) (56) Авторское свидетельство СССР

9 773728, кл. G 11 С 11/34, 1.79.

Авторское свидетельство СССР

11 1112411, кл. G 11 С 17/00. 1982. (54) ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть ис„„SU, 13? ?914 А 1 пользовано при .проектировании постоянных запоминающих устройств. Целью изобретения является повышение быстродействия устройства. Для достижения этой цели в устройство введены блок 17 фиксации напряжения на выбранной адресной шине и блок 18 формирования порогового напряжения. Введенные блоки поэволяют уменьшить перепады напряжения между шинами при работе устройства, обеспечить переэаряд емкостей шин накопителя 10 через низкоомные цепи, а также автоматически изменять порог срабатывания элементов ИЛИ 11.при изменении напряжения на выбранной адресной шине.

1 ил.

1377914

Изобретение относится к вычислительной технике и может быть исполь-, зовано при проектировании постоянных запоминающих устройств.

Целью изобретения является повышение быстродействия устройства.

На чертеже приведена схема устройства.

На схеме показаны адресные входы

1 устройства, первый 2, второй 3 и третий 4 дешифраторы, формирователи

5 сигналов выбора разряднык шин, формирователи сигналов управления адресными ключами первой 6 и второй 7 групп, первая 8 и вторая 9 группы адресных ключей, матричный накопитель 10, блок ll пороговых элементов ИЛИ, информационные выходы

12 устройства, ограничители 13 разрядного тока, блок 14 фиксации напряжения на невыбранных разрядных шинах накопителя, источник 15 опорных напряжений, блок 16 фиксации на- 25 пряжения на невыбранных адресных ши» нах, блок 17 фиксации напряжения на выбранной адресной шине, блок 18 формирования порогового напряжения.

Устройство работает следующим образом.

Дешифраторами 2-4 -расшифровываются три группы адресных входов 1 устройства. Формирователи 5-7 ограничивают сигналы на уровнях, задаваемых источником 15 опорных напряжений.

Блоком 14 фиксации напряжения на невыбранных разрядных шинах обеспечивается электрический разряд всех невыбранных разрядных шин до напряжения низкого уровня, определяемого напряжением на адресных входах устройства. Блоком 16 фиксации напряжения на невыбранных адресных шинах обеспечивается заряд всех невыбран- 45 ных адресных шин до уровня напряжения, исключающего уменьшение тока заряда разрядных шин за счет протекания токов через невыбранные элементы памяти. Блок 17 фиксации напряжения на выбранной адресной шине обеспечивает малую зависимость напряжения на выбранной адресной шине от разброса параметров элементов, сопротивления шин и информации, записанной в выбранном слове, Блок

18 формирования порогового напряжения обеспечивает передачу изменений напряжения на выбранной адресной шине на вход блока 11 пороговых элементов ИЛИ для управления порогом срабатывания.

Полученный на выбранном выходе дешифратора 2 сигнал высокого уровня поступает на формирователь 5 сигнала выбора разрядной шины, который ограничивает его по амплитуде, С выхода формирователя 5 сигнал поступает на ограничители 13 разрядного тока (резисторы), число которых равно числу разрядов накопителя 10. В случае разрыва в цепи элемента памяти разрядная шина накопителя заряжа" ется до уровня,. лежащего выше порога срабатывания порогового элемента

ИЛИ блока 11, и на информационном выходе 12 формируется выходной сигнал. Невыбранные разрядные шины, а также шины, в которых цепь элемента памяти замкнута, разряжаются.до уровня, лежащего ниже уровня срабатывания пороговых элементов ИЛИ блока

11. Разряд происходит по соответствующим низкоомным цепям, обеспечивающим высокую скорость протекания процесса разряда. Снижение напряжения на выбранной адресной шине в результате разброса параметров элементов или в результате малого количества элементов памяти, через которые протекает ток считывания, невелико вследствие отпирания в блоке 17 транзистора и протекания коллекторного тока. Порог срабатывания элементов ИЛИ блока 11 автоматически изменяется при изменении потенциала на выбранной адресной шине, которое передается блоком

18 формирования порогового напряжения.

Ф о р м у л а, и з о б р е т е н и я

Постоянное запоминающее устройство, содержащее три дешифратора, входы котсрых являются адресными входа". ми устройства, матричный накопитель, ограни ители разрядного тока, формирователи сигналов выбора разрядных шин, первые выходы которых соединены с выходами первого дешиАратора, а выходы через ограничители разрядного тока — с разрядными шинами матричного накопителя, первую и вторую группы адресных ключей, формирователи сигналов управления адресными ключами первой и второй групп, первые входы которых соединены с выходами вто-з

13779)4

Составитель А.Дерюгин

ТехРед И.Попович КоРРектоР М.Демчик

Редактор Н. Слободяник

Заказ 880/49 Тираж 590

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 рого и третьего дешифраторов соответственно, а выходы — с управляющими входами адресных ключей соответствующих групп выходы адресных ключей второй группы соединены с входами адресных ключей первой группы, выходы которых соединены с адресными ши-. нами матричного накопителя, блоки фиксации напряжения на невыбранных 10 адресных и разрядных шинах, выходы которых соединены соответственно с адресными и разрядными шинами матричного накопителя, блок пороговых эле-. ментов ИЛИ, первые входы которого l5 соединены с разрядными шинами матричного накопителя, а выходы являются выходами устройства, источник опорных напряжений, первый и второй выходы которого соединены соответствен- 20 но с вторым входом формирователя сигнала выбора разрядных шин и входом блока фиксациц напряжения на невыбраиных адресных шинах,, о т л и чающее с я тем, что, с целью повышения быстродействия устройства, оно содержит блок формирования порогового напряжения и блок фиксации напряжения на выбранной адресной шине, вход которого. соединен с третьим выходом источника опорных напряжений, а выходы — с адресными шинами накопителя и входами блока формирования порогового напряжения, выход которого соединен с вторыми входами блока пороговых элементов ИЛИ, четвертый и пятый выходы источника опорных напряжений соединены соответственно с вторыми-входами формирователей сигналов управления адресными ключами первой и второй групп, входы блока фиксации напряжения на невыбранных разрядных шинах накопителя соединены с входами первого дешифратора.