Стабилизатор постоянного напряжения
Патент 1379779
Авторы
Классы МПК
Стабилизатор постоянного напряжения
Иллюстрации
Реферат
Изобретение относится к электро технике. Цель - повышение быстродействия и надежности в работе. Для этого в стабилизатор введены сумматор 9 и декодирующий блок 8. Выходные напряжения преобразовательных модулей (им) 1,2,3,4 суммируются и поступают на выход стабилизатора. Сигнал рассогласования с выхода измерительного блока 7 (ИБ) поступает на первый вход сумматора 9, на второй вход которого подается синхронизирующее напряжение с выхода генератора 6. Суммарный сигнал с выхода сумматора 9 подается на вход аналого-1Щфрового преобразователя АЦП 5, иа второй вход которого поступает тактовый сигнал с второго выхода генератора 6. Сигналы с выхода АЦП 5, содержащие информацию как в виде кода, так иво времени, поступают на входы декодирующего блока, который преобразует сигналы АЦП 5 в сигналы управления преобразовательными модулями 1,2,3,4, которые определяют количество включенных преобразовательных модулей и коэффициент заполнения юиротно-импульсного модулятора - сигнала упра1}лекия ПМ 4. 2 з.п.ф-лы, 10 ил. (О
СО103 СОВЕТСКИХ
СОЦИАЛИСТИЧЕСНИХ
РЕСПУБЛИК
„„Я0„„1379779 А1 (51)4 G 05 F 1 565
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К ABTOPCHOMV СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4110435/24-07 (22) 19.06.86 (46) 07.03.88. Бюл. 11 9 (72) В.И.Хандогин и Н.И.Стуковнин (53) 621.316,722.1 (088.8) (56) Авторское свидетельство СССР
М 537336, кл. G 05 F l/56, 1976.
Миловэоров В.П., Мусолин А.К.
Дискретные стабилизаторы и формирователи нанряхения. — М.: Энергоатомиэдат, 1986, с.117, рис ° 5.15. (54) СТАБИЛИЗАТОР ПОСТОЯННОГО НАПРЯЖЕНИЯ (57) Изобретение относится к электро технике. Пель — повышение быстродействия и надежности в работе. Для этого в стабиаизатор введены сумматор 9 и декодирующий блок 8. Выходные напряжения преобразовательных модулей (IIN) 1,2,3,4 суммируются и поступают на выход стабилизатора.
Сигнал рассогласования с выхода из- мерительного блока 7 (ИБ) поступает на первый вход сумматора 9, на второй вход которого подается синхронизирующее напряжение с выхода генератора 6. Суммарный сигнал с выхода сумматора 9 подается на вход аналого-цифрового преобразователя
AIgI 5, на второй вход которого поступает тактовый сигнал с второго выхода генератора 6. Сигналы с выхода
АЦП 5, содержащие информацию как в виде кода, так и во времени, поступают на входы декодирукщего блока, который преобразует сигналы АЦП 5 в сигналы управления преобразователь@ ными модулями 1,2,3,4, которые определяют количество включенных преобразовательных модулей и коэффициент заполнения ияротно-импульсного модулятора — сигнала управления ПМ 4.
2 з.п.ф-лы, 10 ил.
1379779
Изобретение относится к электротехнике, в частности к вторичным источникам питания, и может быть использовано для стабилизации высокого уровня постоянного напряжения.
Цель изобретения — повышение быстродействия и надежности.
На фиг.1 представлена структурная схема стабилизатора постоянного 10 напряжения; на фиг.2 — схема аналого-цифрового преобразователя с преобразованием выходной информации по отношению к входной по коду Джонсона; на фиг.3 — схема измеритель- 15 ного блока; на фиг.4 — схема сумматора; на фиг ° 5 — схема декодирующего блока на параллельном регистре и мультиплексоре; на фиг ° 6 — то же, на параллельном регистре, цифровом 20 компараторе и логической схеме ИЛИ; на фиг.7 — преобразовательный модуль для реализации двух состояний включено-выключено; на фиг. 8 — то же, дпя управления широтно-импульсным модулятором ШИМ-сигналов; на фиг.9— эпюры, поясняющие работу устройства; на фиг.10 — таблица соответствия входных и выходных сигналов декодирующего блока.
Стабилизатор содержит преобразовательные модули (ПМ) 1-4 постоянного напряжения в постоянное с управляющими входами, аналого-цифровой преобразователь (АЦП) 5 с преобразованием выходной информации по отношению к входной по коду Джонсона, генератор б импульсов управления (ГИУ) и измерительный блок (ИБ) 7, причем ПМ 1 — 4 по входу соединены 40 параллельно, а по выходу последовательно. Декодирующий блок 8 выходами соединен с управляющими входами
IM l — 4, а входами подключен к выходам АЦП 5, вход которого соединен 45 с выходом сумматора 9, входы последнего с выходами ГИУ 6 и ИБ 7. Тактовый вход декодирующего блока 8 подключен к выходу ГИУ 6.
ПМ состоит из ключа 10, задающего 50 генератора 11, усилителя 12 мощности, выпрямителя 13 фильтра 14. Дпя управления ШИМ-сигналом после ключа
l0 устанавливается ЕС0-фильтр 15.
Стабилизатор работает следующим 55 образом °
При подаче на вход стабилизатора постоянного напряжения начинают работать ПМ 1 - 4. Модули I — 3 (фиг.7) содержат последовательно соединенные управляющий ключ IO, задающий генератор 11, усилитель 12 мощности, выпрямитель 13 и фильтр 14. База управляющего ключа 10 является управляющим входом ПМ 1 — 3. ПМ 4 (фиг.8) отличается от наличия LCD-фильтра 15 между управляющим ключом 10 и остальными элементами ПМ. Благодаря этому
ПМ 4 может управляться !ЦИМ-сигналом.
Выходные напряжения IIM благодаря последовательному соединению их выходов суммируются и поступают на вход стабилизатора. ИБ 7 (фиг.31, формирует на выходе сигнал рассогласования между выходным и опорным напряжениями.
Сигнал рассогласования с выхода
ИБ 7 поступает на первый вход сумматора 9, на второй вход которого подается синхрониэирующее напряжение с первого выхода ГИУ 6. Согласно одному иэ возможных вариантов построения сумматор 9 {фиг.4) является дифференциальным усилителем, причем вход А используется для подачи сигнала рассогласования, а вход  — для сигнала синхронизации. Суммарный сигнал с выхода сумматора 9 подается на вход АЦП 5, на второй вход поступает тактовый сигнал с второго вью хода ГИУ 6. Синхрониэирующее напряжение ГИУ 6 может быть симметричным и несимметричным пилообразным, а также экспоненциальным с приемлемой кривизной. Тактовый сигнал представляет собой последовательность прямоугольных импульсов той же частоты, что и частота синхронизирующего напряжения, имеющую постоянную фаэовую задержку ДГ относительно последнего, необходимую для нормальной работы АЦП 5.
Сигналы с выхода АЦП 5, содержащие информацию как в виде кода, так и во времени, поступают на входы декодирующего блока 8. Он преобразовывает сигналы АЦП 5 в сигналы управления ПМ I — 4, которые определяют количество включенных ПМ 1 — 3 и коэффициент заполнения ПММ-сигнала управления IIM 4. Таким образом замыкается обратная связь.
АЦП 5 (фиг.2 ) состоит иэ четырех компараторов напряжения, первые входы которых соединены вместе и образуют вход АЦП 5. Другие входы компараторов соединены с последо1.379 i вательно соединенными резисторами
R, по которым протекает ток От источника тока I. При этом напряжение на первом резисторе, равное IR, является опорным напряжением первого компаратора К1, падение напряжения на втором резисторе 2 IR является опорным для компаратора К2 и т.д.
Алгоритм управления ПМ определя- lp ется структурой декодирующего блока
8 и объясняется с помощью фиг.9, где показаны уровни опорных напряжений Uîï,= IR, U,„; — 2IR; Uî,ï„ç, = =3IR;
13 „ = 411 и четыре характерные вели- 15 чины выходного сигнала сумматора 9.
Сигнал с выхода сумматора 9 О, U> c U означает, что компараторы
К2 — К4 имеют на выходах напряжения логического "0", а на выходе 20 компаратора Кl имеется последовательность прямоугольных импульсов с ко эффициентом заполнения г, пропорциональным сигналу рассогласования.
Если U,< U U,„,, компараторы КЗ 25 и К4 имеют на выходах напряжение логического "0", К! - логической
"1", а К2 — последовательность прямоугольных импульсов с коэффи.1иентом заполнения 1, пропорциональным сигналу рассогласования. Аналогично получаются сигналы на выходах компараторов в случаях, когда U «, 4U <
U,„, . Ïðè этом размах синхронизирующего напряжения должен быть немного меньше I R, обычно м = (0«99-0,95) IR.
Сигналы Х, Х Х Х„с выхода
АЦП 5, отсчитанные в моменты действия тактового сигнала, представляют 40 комбинации кода Джонсона: 0000, 1000, 1100, 1110, llll. Следует отметить, что такие комбинации получаются наиболее простым АЦП, а их декОдирОвание с помОщью декОдирующе 4 го блока в сигналы управления ПМ требует наименьшее количество аппаратурных затрат. Кроме того, при использовании кода Джонсона такая структура наращивается по приведенному ниже правилу беэ ограничений. Указанные сигналы преобразуются с помощью декодирующего блока 8 в сигналы управления !IM 1 — 4 (фиг.9). ПМ 4 работает в режиме широтно-импульсного регулирования, а ПМ 1 - 3 включаются дискретно. Декодирующий блок представляет собой синхронную последовательную логическую схему, преО 4
/ r образующую выходные сигналы АЦП в сигналы управления ПМ. Схемы характеризуются некоторым числом внутренних состояний, кодируемых внутренними переменными. В качестве таких переменных в декодирующем блоке выбраны сигналы АЦП, зафиксированные в момент возникновения тактового сигнала. Элементом памяти при этом может служить параллельный регистр или отдельные синхронные D-триггеры.
Таблица истинности фиг.10 характеризует соответствие сигналов управления ПМ Y - Y4 с выходными сигналами АЦП Х, — Х4 и внутренними переменными Х,- Х„. Из анализа принципиальной схемы декодирующего блока (фиг.5) с использованием стандартного 16-входового мультиплексора видно, что Yz X„Y> X» Y4 Х„, a Y, = X,m„+ X . + Х,+ X4m„ где m — минтермы внутренних пере1 меннъ х; i 1,3,7,15 — номера минтермов.
Номер i минтерма определяет номер информационного входа мультиплексора, на который необходимо подать соответствующий сигнал АЦП Х „, при этом i 2 — 1.Внутренние переменk ные используются- для адресации информационных входов мультиплексора.
Другой вариант построения декодирующего блока (фиг.б ) отличается применением компаратора двоичных кодов для формирования сигнала У,.
Как видно из фиг.10, Y„ 1 тогда и только тогда, когда код Х, . Х > Х > «
«Х „> Х Х -Х Х,. Текуп1ие значения сигналов АЦП подаются на входы компаратора числа А, а внутренние переменные на входы числа В, Выходы компаратора А В и А > В соединены с входами логической схемы ИЛИ.
В стабилизаторе вероятность безотказной работы равна вероятности безотказной работы единичного ПМ при наличии одного или нескольких резервных ПМ, быстродействие равно 37, так как сигнал обратной связи поступает на все управляющие входы
П! одновременно.
Формула изобретения
1. Стабилизатор постоянного напря жения, содержащий преобразовательные модули, соединенные по входу параллельно, а по выходу - последо) 3797 79
Фат 4 вательно, аналого-цифровой нреобраэователь с преобраэованием выходной информации по отношению к входной по коду Джонсона, генератор импульсов управления, измерительный блок, входаыи подключенный к выходным выводам, отличающийся тем, что, с целью повышения быстродействия и надежности, в него введены 10 сумматор и декодирующий блок, причем выходы декодирующего блока соединены с управляющими входами преобразовательных модулей, а входы — с выходами аналого-цифрового преобразователя с преобразованием выходной информации по отношению к входной по коду Джонсона, вход которого подключен к выходу сумматора, входы которого подключены соответственно 2р к первому выходу генератора импульсов управления и к выходу измерительного блока, а тактовый вход декодирующего блока подключен к второму выходу генератора импульсов управле- 25 ния .
2. Стабилизатор по п.1, о т л ич а ю шийся тем, что декодирующий блок выполнен в виде параллельного регистра и мультиплексора, при- Зр чем информационные входы регистра являются входами декодирующего блока и соединены с информационными входами мультиплексора, адресные входы которого подключены к выходам параллельного регистра, выход мультинлексора является первым выходом декоднрующего блока, а второй, третий и четвертый выходы параллельного регистра являются последующими выходами декодирующего блока, а тактовый вход параллельного регистра является тактовым входом декодирующего блока.
3. Стабилизатор по п.1, о т л ич а ю шийся тем, что декодирующий блок выполнен в виде парал-, лельного регистра и цифрового компаратора и логического элемента ИЛИ, причем первая группа входов цифрового компаратора подключена к информационным входам параллельного регистра, которые являются входами декодирующего блока, а вторая группа входов цифрового компаратора соединена с выходами параллельного регистра, входы логического элемента ИЛИ подключены к выходам равенства ко" дов и превышения кода на входе параллельного регистра по отношению к коду на его выходе соответственно, причем выход логического элемента
ИЛИ является первым выходом декодирующего блока, а второй, третий и четвертый выходы параллельного регистра, эа .исключением первого, являются последующими выходами декодирующего блока, а тактовый вход параллельного регистра является тактовым входом декодирующего блока.
QluZ г ! ! ! ! ! !
A х
C !
Г
1
I
Х(fg
1
1 с
I
I !
I 8 (379779 ааг.Х
МE
7iy
1
1
К
1
1
1
Уу
l379779 к, к, 8
gz д
Х
Уг
Риг. У
Раг. 10
Составитель Г.Мачавариани
Редактор В.Петраш Техред Л.Сердюкова Корректор М.Поко
Заказ 981/50 тираж 866 Подписное
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
i|3035, Москва, Ж-35, Раужская наб., д.4/5
Производственно-полиграфическое предприятие, г.ужгород, ул. Проектная, 4