Устройство для контроля схемы сравнения

Устройство для контроля схемы сравнения

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано при реализации технических средств проверки электронных блоков дискретной автоматики и вычислительных машин. Цель изобретения - повышение быстродействия. Устройство позволяет свести до мини- 6

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51) 4

ОПИСАНИЕ ИЗОБРЕТЕ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21 ) 4119283/24-24

1 22) 16.09.86 (46) 15.03.88 Бюл. № 1О (72) В.Е.Дворкин, Л,П.Еременко, Ю.А.Овечкин и Г.И,Кузнецов (53) 681.3(088,8) (5e) Авторское свидетельство СССР

¹ 583436, кл. G 06 F 11/00, 1976.

Авторское свидетельство СССР № 767767, кл. G 06 F 11/22, 1978 °

„„SU„„1381516 А 1 (54 ) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ СХЕМ

СРАВНЕНИЯ (57) Изобретенйе относится к автоматике и вычислительной технике и мо жет быть использовано при реализации технических средств проверки электронных блоков дискретной автоматики и вычислительных машин. Цель иэобре тения — повышение быстродействия.

Устройство позволяет свести до мини6

1381 мума перебор входных комбинаций на каждом разряде схемы сравнения, необходимый для полного ее контроля, и за счет этого повысить быстродействие устройства, Кроме того, устройство обладает расширенными функцио" нальными возможностями за счет обеспечения автоматического повторения цикла контроля. Устройство содержит первый 17 и второй 16 элементы И-ИЛИ, блок 3 анализа годности, регистр 2 сдвига, первый 7, второй 9 и третий 8 элементы И-НЕ, первый 14 и второй 15 элементы НЕ, первый 13, второй 12, 516 третий 11 и четвертый 10 элементы И.

По сравнению с прототипом предлагае мое устройство обеспечивает полный набор комбинаций (00, 01,10, 11) по каждому разряду контролируемой схемы сравнения на и-2 такта быстрее (где и-разрядность схемы сравнения), Кроме того, за счет введения элементов И-НЕ 8, 7 и 9 устройство обеспечивает возможность многократного повторения цикла контроля, что повышает достоверность контроля. 1 з.п.ф"лы, 3 ил,, 2 табл.

Изобретение относится к автоматике и вычислительной технике и может быть использовано при реализации технических средств проверки электронных блоков дискретной автоматики и 5 вычислительных машин, а также для встроенного контроля матричных БИС, Целью изобретения является повышение быстродействия устройства за счет сокращения времени сравнения всевоз10 можных эталонных комбинаций °

На фиг.l приведена схема устройства; на фиг,2 — схема блока формирования сигнала ошибки на фиг,3 — вре1

15 менная диаграмма работы устройства.

Устройство для контроля схем 1 сравнения (фиг.) ) содержит регистр 2 сдвига, блок 3 формирования сигнала ошибки, тактовый вход 4 и вход 5 начальной установки устройства, вы" ход 6 результата контроля устройства, первый 7, второй 8, третий 9 элементы И-НЕ, четвертый 10, третий 11, второй 12, первый )3 элементы И, пер- 25 вый 14 и второй )5 элементы НЕ, второй )6 и первый )7 элементы ИЛИ"НЕ.

Регистр 2 сдвига имеет )8.l-)8,(2n+l) разрядов, где n — число входов контролируемой схемы l сравнения. Блок 3 30 формирования сигнала ошибки (фиг,2) содержит элементы НЕ )9 и 20, элемент 4И-ИЛИ 21, триггер 22 и элемент НЕ 23.

Устройство работает следующим об" разом.

Контролю подлежит схема 1 сравнения, которая сравнивает два п-разрядных числа А и В, задаваемых на ее входы с выходов регистра 2 сдвига, и выдает результат на одном из трех выходов " 1 ",, "=" или " (". Для осуществления такого контроля регистр 2 сдвига должен иметь 2п+1 разрядов, из них и-разрядов для задания числа А, и-разрядов для задания числа В и один дополнительный разряд для записи исходной информации, Перед началом проверки схемы 1 сравнения подается отрицательный импульс на вход 5 устройства (фиг.3), что приводит к установке в исходное состояние триггера 22 в блоке 3 (фиг.2) и к формированию на выходе элемента И-НЕ 9,а значит,и на выходе

Ч2 регистра 2 сдвига сигнала высокого уровня, который разрешает параллельную запись в регистр 2 сдвига.

По отрицательному фронту первого тактового импульса, поступающего на вход 4 устройства, при наличии высо" кого уровня на входе Ч2 регистра 2 сдвига состояние прямого выхода разряда 18 ° 1 (например "0"), имеющееся на этом выходе до подачи сигнала установки на вход 5 устройства, записывается по входам И-D8 в разряды

18,1-18,8 регистра 2 сдвига. Одновременно в разряд 18,9 регистра 2 сдвига записывается по входу D9 "I" с инверсного выхода разряда 18.1, В реl 38 I 516 эультате в регистре 2 сдвига записывается код, соответствующий такту 1 (табл.!). Если дс подачи отрицательного установочного импульса на вход 5

5 устройства на прямом выходе разряда 18.1 имеется уровень "1",то после подачи установочного сигнала на вход 5 в регистр 2 сдвига записывается код, соответствующий такту 10 !0 табл.l Далее считается, что пеРед началом контроля в регистре 2 сдвига записи код такта 1 (табл.l). По окончании действия сигнала на нхоце 5 устройства на входе Ч2 регистра 2 !5 сдвига устанавливается уровень "0", так как на выходах элементов И-НЕ 7,8 имеется "1". Уровень "0" на входе Ч2 регистра 2 сдвига переводит его из режима параллельной записи информа- 20 ции с входов Dl-D9 в режим последовательного сдвига. Под действием частоты, поступающей на тактовый вход 4 устройства, записанная н разряд 18.9

"!" сдвигается по регистру 2, При 25 этом между . числом А, подаваемым с разрядов 18 ° 5-)8.8 регистра 5, и числом В, подаваемым с разрядов 18,)18.4 регистра на схему 1 сравнения, существует неравенство: либо А ) В, 30 либо А с В (см.табл.l, такты 2-9), которое фиксируется схемами И-ИЛИ J6 и 17.

Когда записанная в разряд 18 ° 9 регистра 2 "1" сдвигается в разряд

18.1, а во всех остальных разрядах

18.2-18.9 устанавливаются "0", на выходе схемы И-HE 8 формируется сигнал нулевого уровня, который, проходя че" рез элемент И-HE 9, поступает на вход Ч2 регистра 2 высоким уровнем и переводит регистр 2 в режим параллельной записи. При наличии данного уровня задним фронтом очередного импульса тактовой частоты с входа 4 45 устройства в регистр 2 записывается второе исходное состояние: разряд

18 ° 9 устанавливается в состояние "0" (на прямом выходе), а разряды 18.)18.8 — н состояние "1". При этом между числами А и В фиксируется равенство А = В (табл.l, такт 10), После записи н регистр 2 нового исходного состояния на выходе схемы -HE 9 вновь формируется сигнал вы55 сокого уровня. В результате на всех входах элемента И-HE 9 устанавливаются сигналы высокого уровня> а на его выходе и входе V2 регистра 2 снова формируется уровень "011, который переводит регистр 2 н режим сдвига, 3аписанный в разряд !8.9 "0" под действием тактовой частоты, поступающей на вход 4 устройства, сдвигается по регистру 2. При этом между числами А и В, подаваемыми с регистра 2,существует неравенство: либо А < В, либо

А > В (табл.), такты 11-18) ° В тот момент, когда "011 доходит до разряда

IS.I, а во всех остальных разрядах

11 11 установлены 1, на выходе элемента И-HE 7 появляется сигнал, который прохоДя через элемент И-НЕ 9, посту" пает на вход 72 регистра 2 и переводит его в режим параллельной записи, При наличии уровня ")" на входе V2 задним фронтом очередного импульса тактоной частоты с входа 4 устройства н регистр 2 ааписывается первое исходное состояние, с которого начинается работа устройстна (табл,), такт 1) ..

Во время такта 1 цикла проверки (табл,l ) элементы И-ИЛИ )6 и )7 вырабатывают сигналы, соответствующие ра венству чисел А и В при А = 0000 и

В = !Ill!. Во время тактов 2-8 и

11 — 18 происходит проверка выполнения схемой 1 сравнения функций А > В и

А (В. Сигналы " ", " (и "= схемы 1 сравнения поступают на блок 3., Последний производит сравнение сигналов, формируемых контролируемой схемой сравнения, с эталонными сигналами, формируемыми на выходе элементов И-ИЛ)! J6 и 17, Как видно иэ фи-,l, к входам элементов И-ИЛИ 16 и 17 подключены элементы И )0--J3 и

НЕ )4,15, Элемент И )О фиксирует число А

= 0000, элемент И ll — число А = 1111, элемент И 12 — число В = ill), а эле мент И !3 — число В = 0000. Элементы НЕ 14 и И-ИЛИ 16 служат для формирования сигнала А В, а элементы ))Е 15 и И-ИЛИ 17 служат для формирования сигнала А с В.

Блок 3 формирования сигнала ошибки (фиг,2) строится в соответствии с табл, 2, Как видно из фиг.2, нырабатынаемые контролируемой схемой сравнения, сигналы " > ", "=", " " проходят через элемент 4И-ИЛИ 21 на Б-вход триггера 22 только при соответствующих состсян.1ях выходов элементов И-ИЛИ 16 и 17, указанных в табл.2.В том случае, 1381516 когда контролируемая схема сравнения работает неправильно, т.е. вырабатывает на выходе сигнал, не соответствующий соотношению задаваемых с регистра 2 чисел А и В, этот сигнал не проходит чеоез элемент 4И-ИЛИ 21 и на Л- оде триггера 22 к моменту прихода заднего фронта тактовой частоты устанавливается уровень "0 » вследст- |О вие чего триггер 22 перебрасывается из единичного состояния в нулевое и на выходе 6 устройства появляется отрицательный сигнал, .свидетельствующий о неисправности контролируемой 15 схемы 1 сравнения.

Формула изобретения

Устройство для KQHTDoJIR схем 20 сравнения, содержащее первый и второй элементы И-ИЛИ, регистр сдвига, блок формирования сигнала ошибки, выход которого является выходом результата контроля устройства, тактовый 25 вход устройства соединен с входом синхронизации регистра сдвига, прямые выходы разрядов регистра сдвига, с первого по и-й (где n — количество разрядов контролируемой схемы срав- 30 нения) являются первой группой выходов устройства для подключения к первой группе информационных входов контролируемой схемы сравнения, входы устройства для подключения к Вы» ходам "Меньше", "Равно" и "Больше" контролируемой схемы сравнения соединены соответственно с первым, вторым и третьим информационными входами блока формирования сигнала ошибки, 40 отличающее с я тем, что, с целью повышения быстродействия, в него введены три элемента И-НЕ, два элемента НЕ, четыре элемента И, причем прямые выходы разрядов регистра сдви- 45 га с (и+1)-го по 2п-й являются второй группой выходов устройства для подключения к второй группе информационных входов контролируемой схемы сравнения, прямой выход i-го разряда регистра сдвига (где 2- i. 2n) соединен с соответствующим входом первого элемента И-НЕ, инверсные выхопы оаз|»»»дов регистра сдвига соединены с соответствующими входами второго эле

55 мента И-НЕ, выходы первого и второго элементов И-НЕ соединены соответственно с первым и вторым входами третьего элемента И-НЕ, выход которого соединен с первым входом записи регистра сдвига, инверсный выход первого разряда регистра сдвига соединен с

2п-м входом первого элемента И-НЕ и с информационным входом (2n+1)-го разряда регистра сдвига, прямой выход первого разряда регистра сдвига соединен с 2п-м входом второго элемента И-НЕ, с информационными входами всех разрядов регистра сдвига и с вторым входом записи регистра сдвига, вход начальной установки устройства соединен с третьим входом третьего элемента И-HE и входом сброса блока формирования сигнала ошибки, тактовый вход устройства соединен с входом синхронизации блока формирования ошибки, инверсный выход каждого k-ro разряда регистра сдвига (где 1- k4п) соединен с соответствующим входом перво-, го элемента И, прямой выход каждого

k-ro разряда соединен с соответствующим входом второго элемента И, прямой выход каждого 1-го разряда регистра сдвига (где n+1 1 < 2n) соединен с соответствующим входом третьего элемента И, инверсный выход каждого

1-го разряда регистра сдвига соединен с соответствующим входом четвертого элемента И, выход четвертого элемента И соединен с первым входомпервого элемента И-KIH и через первый элемент НŠ— с первым входом второго элемента И-ИЛИ и с вторым входом пер" вого элемента И-ИЛИ, выход первого элемента И соединен с вторым входом второго элемента И-ИЛИ и через второй элемент НЕ - с третьими входами первого и второго элементов И-ИЛИ, выходы второго и третьего элементов И соединены с четвертыми входами соответственно первого и второго элементов И-ИЛИ, выходы первого и второго элементов И-ИЛИ соединены соответст» ° венно с третьим и четвертым информационными входами блока формирования сигнала ошибки.

2, Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок формирования сигнала ошибки содержит три элемента НЕ, элемент 4И-ИЛИ и триггер, вход сброса которого является входом сброса блока, синхровход через первый элемент НЕ соединен с синхровходом блока, а выход триггера является выходом блока, информационный вход триггера соединен с выхо1381516 дом элемента 4И-ИЛИ, первые. входы первого, второго и третьего элементов И элемента 4И-ИЛИ являются первым, вторым и третьим информационнью. ми входами блока, первый, второй н третий входы четвертого элемента И, элементы 4И-ИЛИ соединены соответственно с вторым, третьим и четвертым информационными входами блока, вторые)0 входы второго и третьего элементов И элемента 4И-ИЛИ соединены с выходом

Таблица l

Чис

Число В

Так

Разряды регистра

8.) 18,2 )8,3 )8.4 18.5 18.

0 0 0 0 l О 0

0 0 0 1 0 1 0

0 0 1 0 0 1 0

0 1 0 0 0 1 0

1 0 0 0 0 I 0

0 0 0 0 0 0

0 0 0 О 0 0

0 0 0 0 О 0 1

0 0 0 0 0 0 1

А В

А> В

Ас В

9 1 0

АшВ

) l О

1 1

1 )

1 1

)0

)) ) 1 1 0 1 0 1

0 1 1 0 )

1 0 ) J 1 0 1

0 1 1 1 J 0 1

1 ) 1 ) 1 0

1 1 1 1 l 1 0

1 l 1 l l 0

) ) 1 1 J 1 0

А(В

А) В

0 1

18 —

) 0 0

2 0 0

3 0 0

4 0 0

5 0 0

6 0 0

7 0 0

)2 1

13 1 1

)4 1 1

)5 1 1

)6 1

)7 1 0

0 0

0 0

0 0

0 0

0 0

0 1

1 0

0 0 второго элемента НЕ, второй вход первого элемента И элемента 4И-ИЛИ соединен с четвертвач информационным входом блока и входом второго элемента НЕ, третьи входы первого и второго элементов И элемента 4И-ИЛИ соединены с входом третьего элемента НЕ, третий вход третьего элемента И элемента

4И-ИЛИ соединен с третьим информационным входом блока и входом третьего элемента НЕ.

)38) 5)6

Таблица 2

)6 )7

0 0

А rB

А(В

Состояние на выходе элементов

Выходы схемы сравне ния

I ) ) 0 0

Соотношение чисел А и В

Aggoo o= Воооо

1381516

Фиг.5

Ь111111ПИ Заказ 1)85/45 Тираж 704 Подпис ное

;роиэв.-нолигр. пр-тие, r. Ужгород, ул. Проектная, 4