Процессор для обработки массивов данных

Процессор для обработки массивов данных

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники. Целью изобретения является повышение производительности Н точности вычислений в процессоре. Процессор обработки массивов данных содержит постоянное запоминающее устройство, оперативное запоминающее устройство, блок счетчиков-регистров, операционный блок, блок хранения условий и блокирования, блок анализа, блок хранения состояний, блок микропрограммного управления, блок управления сдвигами, блок синхронизации, блок коммутации, коммутатор адреса, коммутатор данных, коммутатор управляющих сигналов. Новыми в процессоре являются блоки хранения условий и блокировки, анализа , хранения состояний, управления сдвигами , коммутации. 5 з. п. ф-лы, 3 табл., 14 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1381532 А1 (50 4 6 F 15 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3508128/24-24 (22) 03.1!.82 (46) 15.03.88. Бюл. № 10 (72) В. П. Супрун, А. И. Кривоносов, Н. К. Байда, Г. Н. Тимонькин, С. Н. Ткаченко и В. С. Харченко (53 ) 681.325 (088.8) (56) Авторское свидетельство СССР № 664173, кл. G 06 F 15/00, 1979.

Авторское свидетельство СССР № 980098, кл. G 06 F 15/00, 1980. (54) ПРОЦЕССОР ДЛЯ ОБРАБОТКИ

МАССИВОВ ДАННЫХ (57) Изобретение относится к области вычислительной техники. Целью изобретения является повышение производительности и точности вычислений в процессоре. Процессор обработки массивов данных содержит постоянное запоминающее устройство, оперативное запоминающее устройство, блок счетчиков-регистров, операционный блок, блок хранения условий и блокирования, блок анализа, блок хранения состояний, блок микропрограммного управления, блок управления сдвигами, блок синхронизации, блок коммутации, коммутатор адреса, коммутатор данных, коммутатор управляющих сигналов. Новыми в процессоре являются блоки хранения условий и блокировки, анализа, хранения состояний, управления сдвигами, коммутации. 5 з. и. ф лы, 3 табл., !

4 ил.

1381532

Изобретение относится к вычислительной технике и может быть использовано при построении высокопроизводительных систем с микропрограммным управлением.

Цель изобретения заключается в повышении производительности и увеличении точности вычислений.

На фиг. 1 представлена функциональная схема предлагаемого процессора для обработки массивов данных; на фиг. 2 в 14 представлены функциональные схемы соответст/ венно блока счетчиков-регистров, операционного блока, блока хранения условий и блокировки, блока анализа, блока хранения состояний, блока микропрограммного управления, блока управления сдвигами, блока синхронизации, блока коммутации, коммутатора данных, коммутатора управляющих сигналов, блока элементов И и микропроцессорной секции операционного блока.

Процессор для обработки массивов данных содержит постоянное запоминающее устройство (ПЗУ) 1, оперативное запоминающее устройство (ОЗУ) 2, блок 3 счетчиков-регистров, операционный блок 4, блок 5 хранения условий и блокировки, блок 6 анализа, блок 7 хранения состояний, блок 8 микропрограммного управления, блок 9 управления сдвигами, блок 10 синхронизации, блок 11 коммутации, коммутатор 12 адреса, коммутатор 13 данных, коммутатор

l4 управляющих сигналов, блок 15 элементов И, внутреннюю шину 16 данных, внешнюю шину 17 данных, шину 18 обмена, адресный вход 19 процессора, вход 20 пуска, выход 21 разрешения внешнего доступа процессора, выход 22 переполнения результата процессора, вход-выход 23 внешнего доступа процессора.

Адресный вход 19 процессора соединен соответственно входами адресных разрядов с первым информационным входом коммутатора 12 адреса, входами обращения и записи с первым информационным входом коммутатора 14 управляющих сигналов, а входом внешнего чтения — с первым управляющим входом коммутатора 13 данных.

Первый информационный вход-выход коммутатора 13 данных соединен внешней шиной 17 данных с входом-выходом 23 внешнего доступа процессора, второй информационный вход-выход соединен внутренней шиной

l6 данных с информационным входом-выходом ОЗУ 2, а третий информационный вход-выход соединен шиной 18 обмена с первым информационным входом-выходом операционного блока 4. Выход нуля результата операционного блока 4 соединен с входом нуля результата блока 8 микропрограммного управления. выход знака результата операционного блока 4 соединен с входом знака результата блока 8 микропрограммного управления, а также с входами знака результата блоков 6 анализа, 7 хранения состояний и 9 управления сдвигами.

Выход управления коммутатором данных блока 8 микропрограммного управления соединен с вторым управляющим входом коммутатора 13 данных, группа выходов управления счетчиками-регистрами соединена с группой управляющих входов блока 3 счетчиков-регистров, выход управления обращением и записью соединен с вторым информационным входом коммутатора 14 управляющих сигналов, выход разрешения внешнего доступа соединен с управляющими входами коммутатора 12 адреса, коммутатора 14 управляющих сигналов и третьим управляющим входом коммутатора 13 данных, а также с выходом 21 разрешения внешнего доступа процессора, выход конца работы соединен с первым управляющим входом блока 10 синхронизации.

Вход 20 пуска процессора соединен с вторым управляющим входом блока 10 синхронизации, первый выход которого соединен с первым синхровходом блока 8 микропрограммного управления, второй выход соединен с вторым синхровходом блока 8 микропрдграммного управления, синхровходом операционного блока 4 и синхровходами блока 5 хранения условий и блокировки, а также блока 7 хранения состояний. Первый и второй адресные выходы блока 3 счетчиковрегистров соединены соответственно с адресным входом ПЗУ 1 и вторым информационным входом коммутатора 12 адреса, выход которого соединен с адресным входом ОЗУ 2.

Первый и второй выходы коммутатора 14 управляющих сигналов соединены соответственно с входами обращения и записи

ОЗУ 2.

Выход ПЗУ 1 соединен с входом кода операции блока 8 микропрограммного управления и информационным входом блока 3 счетчиков-регистров.

Первый информационный выход блока 3 соединен с входом логических условий блока 8 микропрограммного управления, причем выход переполнения счетчика циклов соединен с четвертым информационным входом блока 6 анализа. Второй информационный выход блока 3 счетчиков-регистров соединен с первым информационным входом операционного блока 4. Первая группа выходов выхода кода операции блока 8 микропрограммного управления соединена с первой группой входов второго информационного входа операционного блока 4, вторая группа выходов выхода кода операции— с информационным входом блока 15 элементов И, выход которого соединен с второй группой входов второго информационного входа операционного блока 4.

Группа выходов управления запоминанием условий и признаков блока 8 микропрограммного управления соединена с группой управляющих входов блока 7 хранения состояний, группа выходов управления сдвигом соединена с группой управляющих вхо1381532 дов блока 9 управления сдвигами, группа выходов управления коммутацией соединена с группой управляющих входов блока 1 коммутации, выход управления мультиплексором соединен с управляющим входом блока 6 анализа.

Информационный выход операционного блока 4 соединен с первым информационным входом блока 11 коммутации, выход переполнения соединен с первым информационным входом блока 6 анализа, второй информационный вход-выход соединен с первым входом-выходом блока 9 управления сдвигами и первым информационным входом блока 7 хранения состояний, третий и четвертый информационные входы-выходы соединены соответственно с вторым и третьим входами-выходами блока 9 управления сдвигами, пятый информационный вход-выход соединен с четвертым входом-выходом блока 9 управления сдвигами, с первым информационным входом блока 5 хранения условий и блокировки и вторым информационным входом блока 11 коммутации.

Первый и второй информационные выходы блока 11 коммутации соединены соответственно с вторым и третьим информационными входами блока 5 хранения условий и блокировки. Первый и второй информационные выходы блока 6 анализа соединены соответственно с первым информационным входом блока 9 управления сдвигами и четвертым информационным входом блока 5 хранения и блокировки, управляющий, первый и второй информационные выходы которого соединены соответственно с управляющим входом блока 15 элементов И, третьим информационным входом блока !1 коммутации и выходом 22 переполнения результата процессора.

Первый информационный вход блока 7 хранения состояний соединен с вторым информационным входом блока 9 управления сдвигами и вторым информационным входом блока 6 анализа, второй информационный выход — с четвертым информационным входом блока 11 коммутации и третьим информационным входом блока 6 анализа.

Блок 3 счетчиков-регистров (фиг. 2) содержит первый буферный регистр 24, второй буферный регистр 25, счетчик 26 адреса, счетчик 27 команд, счетчики 28.1 28.п циклов, первый коммутатор 29, второй коммутатор 30, входы 31 — 34 управления коммутаторами 29 и 30, вход 35 управления записью в регистры 24 и 25, входы 36 управления счетом и записью информации в счетчики 27 и 28.1 28.п, входы 37 управления записью и счетом счетчика 26 адреса.

Входы 31 — 37 образуют группу 38 управляющих входов блока 3 счетчиков-регистров, информационный вход 39 которого соединен с информационными входами буферных регистров 24 и 25, а также с информационными входами счетчиков 26, 27, 28.1 — 28.п.

Первая группа входов входа 39 соединена с информационным входом первого буферного регистра 24, а вторая группа — с информационным входом второго буферного регистра 25. Выходы первого буферного регистра 24 соединены с первыми информационными входами коммутаторов 29, 30, выходы регистра 25 соединены с цторыми информационными входами коммутаторов

29, 30, выходы которых образуют второй информационный выход 40 блока 3. Выход счетчика 27 команд соединен с первым адресным выходом 41 блока 3. Выходы счетчиков 28.! — 28.п циклов образуют первый информационный выход 42 блока 3, а выход счетчика 26 адреса соединен с его вторым адресным выходом 43.

Операционный блок 4 (фиг. 3) содержит первую — четвертую микропроцессорные секции 44 — 47 соответственно, узел 48 ускоренного переноса, элемент ИЛИ 49.

Первый информационный вход-выход операционного блока 4, используемый для подключения этого блока к шине 18 обмена, соединен с входами-выходами данных второй и третьей микропроцессорных секций 45, 46, а знаковый разряд шины 18 обмена соединен с входом данных первой микропроцессорной секции 44. Вход данных четвертой микропроцессорной секции 47 подключен к шине нулевого потенциала. Первый информационный вход 50 (вход адресации операндов) подключен к адресным входам микропроцессорных секций 44 — 47. Второй информационный вход 51 (вход кода операции) подключен к входам кодов операции секций 44 47. Вход 52 входного переноса, входящий в состав второго информационного входа 51, подключен к входу переноса секции 47 и к входу начального переноса узла 48 ускоренного переноса.

Входы переноса секций 44 — 46 соединены соответственно с первым — третьим выходами переноса узла 48 ускоренного переноса.

Выходы сигналов переносов второй четвертой секций 45 — 47 подключены к первому третьему входам сигналов переносов узла 48

45 соответственно.

Выходы разрешения распространения переноса второй — четвертой секций 45 — 47 подключены к первому третьему входам разрешения распространения переноса узла 48 соответственно. Синхровход 53 блока 4

50 соединен с синхровходами секций 44 47.

Выходы нуля результата секций 44 — -47 подключены соответственно к первому— четвертому входам элемента ИЛИ 49, выход которого подключен к выходу 54 нуля результата блока 4. Выходы переполнения

55 и знака результата первой микропроцессорной секции 44 подключены соответственно к выходам 55 переполнения и 56 знака результата операционного блока 4.!

38!532

Третий и четвертый информационные входы-выходы 57, 58 операционного блока 4 соединены соответственно с первым и вторым входами-выходами первой микропроцессорной секции 44. Второй и пятый информационные входы-выходы 59 и 60 операционного блока 4 соединены соответственно с третьим и четвертым входами-выходами четвертой микропроцессорной секции 47.

Третьи и четвертые входы-выходы микропроцессорных секций 44 46 соединены с первыми и вторыми входами-выходами микропроцессорных секций 45 — 47 соответственно.

Четвертый вход-выход третьей микропроцессорной секции 46 соединен с информационным выходом 61 операционного блока 4.

Блок 5 хранения условий и блокировки (фиг. 4) содержит регистр 62, элемент НЕ 63, элемент И 64, второй 65 и третий 66 информационные выходы регистра 62.

Первый информационный вход 67 блока 5 через элемент HE 63 соединен с первым информационным входом регистра 62. Второй

68, третий 69 и четвертый 70 информационные входы блока 5 соединены соответственно с вторым — четвертым информационными входами регистра 62, первый информационный выход которого соединен с первым информационным выходом 71 блока 5. Синхровход 72 блока 5 подключен к синхровходу регистра 62 и второму входу элемента И 64, первый вход которого соединен с четвертым информационным выходом регистра 62, а выход -- с вторым информационным выходом блока 5, являющимся выходом 22 переполнения результата процессора. Второй

65 и третий 66 информационные выходы регистра 62 образуют управляющий выход

73 блока 5 хранения условий и блокировки.

Блок 6 анализа (фиг. 5) состоит из мультиплексора 74, первого 75 и второго 76 сумматоров Но модулю два, элемента И-НЕ 77.

Первый 78, второй 79, третий 80 и четвертый 8! информационные входы блока 6 соединены соответственно с первым информационным входом мультиплексора 74, первыми входами первого 75 и второго 76 сумматоров по модулю два и элемента И-НЕ 77, выход которого подключен к первому информационному выходу 82 блока 6 анализа.

Вход 83 знака результата блока 6 соединен с вторыми входами первого 75 и второго 76 сумматоров по модулю два, выход второго сумматора 76 по модулю два соединен с третьим информационным входом мультиплексора 74.

Выход первого сумматора 75 по модулю два соединен с вторым входом элемента

И-НЕ 77 и вторым информационным входом мультиплексора 74, выход которого подключен к второму информационному выходу 84 блока 6.

1О

Управляющии вход 85 блока 6 анализа подключен к управляющим входам мультиплексора 74, шина нулевого потенциала подключена к четвертому информационному входу мультиплексора 74 (шину нулевого потенциала во всех блоках образует нулевой полюс источника литания).

Блок 7 хранения состояний (фиг. 6) содержит. регистр 86, триггер 87, элемент НЕ 88, первый 89 и второй 90 элементы И, первый 91 и второй 92 входы группы 93 управляющих входов блока 7.

Вход 94 знака результата блока 7 соединен с вторым информационным входом регистра 86 и D-входом триггера 87, выход которого является первым информационным выходом 95 блока 7. Первый информационный вход 96 блока 7 через элемент НЕ 88 соединен с первым информационным входом регистра 86, первый информационный выход которого соединен с вторым информационным выходом 97 блока 7. Синхровход 98 блока 7 подключен к первым входам первого 89 и второго 90 элементов И.

Первый 91 и второй 92 входы группы 93 управляющих входов блока 7 соединены с вторыми входами элементов И 89 и 90 соответственно. Выход элемента И 89 подключен к синхровходу регистра 86, второй информационный выход которого является третьим информационным выходом 99 блока 7 хранения состояний. Выход элемента

И 90 подключен к синхровходу D-триггера 87.

Блок 8 микропрограммного управления (фиг. 7) содержит постоянное запоминающее устройство (ПЗУ) 100 микрокоманд, регистр 101 адресов микрокоманд, регистр

102 микроопераций, мультиплексор 103 логических условий, коммутатор 104, дешифратор 105 микроопераций, дешифратор 106, первый элемент И 107, второй элемент И 108, выходы 109.! и 109.2 управления записью и счетом счетчика 26 адреса, выходы 110 управления счетом и записью информации в счетчики 27, 28.1 — 28.п, выход 1! 1 управления записью в регистры 24, 25, выходы

1 12 — 115 управления коммутаторами 29, 30, выходы 116.1, 116.2 кодов операций КОП 1, 117 — КОП 2, 118.1, 118.2 — КОП 3 (позициями 116.1 и 116.2 обозначены соответственно выходы неблокируемых и блокируемых разрядов КОП 1, а позициями 118.1, 118.2 обозначены соответственно выходы неблокируемых и блокируемых разрядов

КОП 3), выход 19 переноса, выходы 120, 121 управления мультиплексором 74, выходы 122 †1 управления блоком ll коммутации. выходы 127, 128 управления элементами И 89, 90 ссютветственно, выходы 129—

132 управления блоком 9 управления сдвигами, выход 133 разрешения внешнего доступа, выход 134 конца работы, выход 135.! управления обращением, выход 135.2 управ1381532 ления записью, выход 136 управления коммутатором 13 данных.

Входы нуля и знака результата, логических условий и модифицируемого разряда адресного выхода ПЗУ 100 соединены с информационными входами мультиплексора

103, управляющие входы которого подключены к выходу кода логических условий регистра 102 микроопераций, а выход к входу модифицированного разряда первого информационного входа коммутатора 104.

Выходы немодифицируемых разрядов адресных выходов ПЗУ 100 подключены к входам немодифицированных разрядов первого информационного входа коммутатора 104.

Вход кода операции блока 8 и выход конца команды регистра 102 микроопераций соединены соответственно с вторым информационным и управляющими входами коммутатора 104, выход которого подключен к информационному входу регистра 101 адреса.

Первый синхровход 137.1 блока 8 подключен к первому входу дешифратора 106 и синхровходу регистра 101, выход которого подключен к адресному входу ПЗУ 100.

Операционная часть выходов ПЗУ 100 подключена к информационным входам регистра 102, второй синхровход 137.2 блока 8 подключен к синхровходам регистра 102, дешифратора 105 и к первым входам первого 107 и второго 108 элементов И.

Выход управления записью и счета счетчика 26 адреса регистра 102 соединен с вторым входом дешифратора 106, выходы кодов управления записью и счетом соединены с информационными входами дешифратора 105, выход управления записью в регистры 24, 25 соединен с вторым входом первого элемента И 107.

Выходы 09 115 образуют группу 138 выходов управления счетчиками-регистрами в блоке 3. Выходы 116.1, 117 (выходы кода операции КОП 2), 118.1 образуют первую группу выходов выхода 139 кода операций, а выходы 116.2, 118.2 и 119 образуют вторую группу выходов выхода 139 кода операций.

Выходы 120, 121 образуют выход 140 управления мультиплексором, выходы 122—

126 регистра 102 образуют выходы 141 управления коммутацией, выходы 127, 128 образуют выходы 142 управления запоминанием условий и признаков, выходы 129—

132 образуют выход 143 управления сдвигами, выход 133 подключен к выходу разрешения внешнего доступа, а выход 134 к выходу конца работы, выходы 135.1 регистра 102 и 135.2 элемента И 108 образуют выход 144 управления обращением и записью соответственно. Выход 136 управления коммутатором данных регистра 102 подключен к второму входу элемента И 108 и выходу управления коммутатором данных.

55 8

Блок 9 управления сдвигами (фиг. 8) содержит коммутатор 145, мультиплексор

146, четвертый магистральный элемент 147, второй магистральный элемент 148, первый магистральный элемент 149, третий магистральный элемент 150, элемент НЕ 151, первый — четвертый входы 152 155 группы управляющих входов соответственно.

Выход коммутатора 145 соединен с информационным входом первого магистрального элемента 149, выход которого соединен с первым входом-выходом блока 9, информационным входом второго магистрального элемента 48 и первым информационным входом мультиплексора 146. Выход мультиплексора 146 соединен с информационным входом третьего магистрального элемента 150, выход которого соединен с вторым входом-выходом блока 9 и первым информационным входом коммутатора 145. Первый вход 152 группы управляющих входов блока 9 соединен с управляющими входами второго 148 и третьего 150 магистральных элементов, а через элемент НЕ 151 — с управляющим входом первого 149 и четвертого

147 магистрального элемента.

Выходы второго 148 и четвертого 147 магистральных элементов соединены соответственно с третьим и четвертым входамивыходами блока 9. Первый и второй информационные входы и вход знака блока 9 соединены соответственно с информационным входом четвертого магистрального элемента 147, вторым и третьим информационными входами мультиплексора 146. Второй 153-четвертый 155 входы группы управляющих входов блока 9 соединены соответственно с управляющим входом коммутатора 145, первым и вторым управляющими входами мультиплексора 146. Шина нулевого потенциала соединена с вторым информационным входом коммутатора 145 и четвертым информационным входом мультиплексора 146.

Блок 10 синхронизации (фиг. 9) содержит генератор 156 импульсов, триггер 157 и элемент И 158. Первый и второй управляющие входы блока 10 соединены соответственно с первым входом элемента И 158 и единичным входом триггера 157) выход которого соединен с управляющим входом генератора 156. Первый выход генератора 156 является первым выходом блока 10, а второй выход соединен с вторым выходом блока 10 и вторым входом элемента И 158, выход которого соединен с нулевым входом триггера 157.

Блок 1! коммутации (фиг. 10) содержит первый — третий коммутаторы 159 — 161, элемент И-НЕ 162, элемент НЕ 163, первый пятый входы 164 168 группы 169 управляющих входов соответственно.

Первый и второй информационные входы блока 11 подключены к первому и второму информационным входам первого коммутатора 159 соответственно. Выход коммута1381532!

0 тора 1.59 соединен с первым входом элемента

И-НЕ 162, а через элемент НЕ 163 — с первым информационным входом второго коммутатора 160. Первый 164 — пятый 168 входы группы 169 управляющих входов соединены соответственно с управляющими входами коммутаторов 159, 161, вторым входом элемента И-НЕ 162, первым, вторым и третьим управляющими входами коммутатора 160. Выходы элемента И-НЕ 162 и коммутатора 160 соединены соответственно с первым и вторым информационными выходами блока 11. Третий и четвертый информационные входы блока 11 соединены соответственно с первым информационным входом коммутатора 161 и третьим информационным входом коммутатора 160.

Пятый информационный вход блока 11 соединен с вторым информационным входом коммутатора 161, выход которого подключен к второму информационному входу коммутатора 160.

Коммутатор 13 данных (фиг. 11) содержит коммутатор 170, первый элемент НЕ 171, первую — третью группы 172 — 174 магистральных элементов соответственно, второй элемент НЕ 175 и элемент ИЛИ 176.

Выход коммутатора 170 соединен с информационными входами первой группы 172 магистральных элементов, выходы которых соединены с вторым информационным входом-выходом коммутатора 13 данных (шиной 16) и информационными входами второй 173 и третьей 174 групп магистральных элементов. Первый управляющий вход коммутатора 13 данных соединен с первым входом элемента ИЛИ !76 и через второй элемент HE 175 с управляющими входами второй группы 73 магистральных элементов, выходы которых подключены к первому информационному входу-выходу коммутатора 13 данных (шине 17) и к первому информационному входу коммутатора 170. Второй управляющий вход коммутатора 13 данных соединен с вторым входом элемента ИЛИ

176, выходом подключенным к управляющим входам первой группы 172 магистральных элементов и через элемент HE 171 с управляющими входами третьей группы 174 магистральных элементов, выходы которых подключены к третьему информационному входу-выходу коммутатора 13 данных (шине 18) и второму информационному входу коммутатора 170. Третий управляющий вход коммутатора 13 данных подключен к управляющему входу коммутатора 170.

Коммутатор 14 управляющих сигналов (фиг. 12) содержит первый 177 и второй 178 коммутаторы, вход 179 внешней записи, вход 180 внешнего обращения, вход 181 внутренней записи, вход 182 внутреннего обра щения.

Входы 179 и 180 образуют первый информационный вход коммутатора 14 управляющих сигналов и подключены к первым информационным входам первого 177 и второго 178 коммутаторов соответственно, выходы которых являются соответственно первым и вторым выходами коммутатора 14 управ5 ляющих сигналов. Входы 181 и 182 образуют второй информационный вход коммутатора 14 управляющих сигналов и подключены к вторым информационным входам коммутаторов 177 и 178 соответственно.

Управляющий вход коммутатора 14 управляющих сигналов соединен с управляющими входами коммутаторов 177 и 178.

Блок 15 элементов И (фиг. 13) содержит первый — третий элементы И 183 — 185, входы

186 в 188 входного переноса и разрядов ко15 дов операции КОП 3, КОП 1 соответственно.

Входы 186 — 188 образуют информационный вход блока 15 и подключены к первым входам элементов И 183 — 185 соответственно. Вторые входы элементов И 183, 184 соединены между собой и с управляющим входом, соответствующим выходу 66 регистра 62 в блоке 5, второй вход элемента И 185 соединен с управляющим входом, соответствующим выходу 65 регистра 62 в блоке 5 хранения условий и блокировки.

25 Каждая из микропроцессорных секций

44 47 (фиг. 14) содержит блок 189 регистров общего назначения, арифметико-логический блок 190, блок 191 местного управления, вспомогательный регистр 192, первый 193 и второй 194 мультиплексоры, коммута30 тор 195, блок 196 магистральных элементов, выходы 197 — 199 переполнения, знака и нуля результата соответственно, первый 200 четвертый 203 входы-выходы, информационный выход 204 блока 190, информационный вход 205 мультиплексора 193, первый 206—

35 четвертый 209 информационные входы коммутатора !95, первый 210 и второй 211 выходы коммутатора 195, первый 212 и второй 213 информационные входы и выход 214 регистра 192.

40 Особенности использования микропроцессорных секций 44 47 в блоке 4 состоят в следующем: в секции 44 не используются выходы разрешения распространения переноса и сигнала переноса; в секциях 45 — 47 не используются выходы 197 и 198 сигнала

45 переполнения и знака результата соответственно.

ПЗУ 1 предназначено для хранения команд, констант, индексов, начальных адресов подпрограмм, приращений, смещений.

С выхода ПЗУ 1 код операции команды по 0 ступает на вход кода операции блока 8 микропрограммного управления.

Адрес при обращении к ПЗУ 1 формируется на первом адресном выходе блока 3 счетчиков-регистров, являющемся одновременно выходом счетчика 27 команд (фиг. 2).

ПЗУ 1 является ЗУ статического типа и может быть собрано, например, на микросхемах 556РТ5.

1381532

ll

ОЗУ 2 предназначено для временного хранения данных в процессе выполнения вычислений. Доступ к ОЗУ 2 может осуществляться через коммутатор 12 как по адресу, задаваемому в счетчике 26 адреса блока 3 счетчиков-регистров (фиг. 2) с целью обработки их операционным блоком 4, так и с адресного входа 19 в случаях разрешения внешнего доступа.

ОЗУ 2 может быть выполнено по типовой схеме ОЗУ, например марки 541 РУ 1.

Команды процессора используются в формате регистр-регистр (RR) и регистрпамять (RE).

В формате RR-команд содержатся поля кода операции, адреса первого (R 1) и второго (R 2) операндов.

Формат RE-команд подразделяется на поля кода операции, адреса первого операнда (R 1) и смещения (D).

В обоих форматах команд адрес R 1 (R 2) задает номер регистра общего назначения в блоке 189 регистров общего назначения микропроцессорной секции 44 (фиг. 14).

Смешение задает адрес первого числа в режимах прямой адресации (адресации с автоиндексацией).

Принцип формирования- исполнительных адресов в процессоре состоит в следующем.

Код команды считывается с выхода

ПЗУ 1. При этом код операции поступает на вход кода операции блока 8 микропрограммного управления, адресная часть кода команды поступает на вход блока 3 регистров-счетчиков (фиг. 2).

При выполнении команд формата RR адреса первого (R 1) и второго (R 2) операндов поступают с выходов буферных регистров 24 и 25 первого и второго операндов через коммутаторы 29 и 30 блока 3 на выход 40 блока 3 и далее на первый информационный вход операционного блока 4 (фиг. 3).

При выполнении команд форматов РЛ адрес первого операнда R 1 аналогично описанному для RR-команд поступает на вход блока 4. Адрес второго операнда может задаваться смещением D в формате команды.

Этот адрес поступает с входа 39 блока 3 в счетчик 26 адреса и далее через выход 43 блока 3 на вход коммутатора 12 адреса, связанного с адресным входом ОЗУ 2. В

ОЗУ 2 по заданному адресу может осуществляться запись или считывание данных в зависимости от управляющих сигналов, формируемых коммутатором 14 управляющих сигналов.

Коммутаторы 29 и 30 (фиг. 2) предназначены для маскирования и динамической рокировки адресных полей (R 1 и R 2) в процессе выполнения микропрограмм длинных команд. Это позволяет, например, выполнять обнуление регистров общего назначения в операционном блоке 4 в процессе или при завершении выполнения таких команд, 5

55! не прибегая к программным средствам, а используя только аппаратно-микропрограммные средства процессора.

Счетчик 27 команд предназначен для задания адреса информации, считываемой из ПЗУ 1, по адресу, формируемому на выходе 41 блока 3.

Счетчики 28.1 — 28.п циклов предназначены для хранения значений счетчиков циклов при выполнении вычислений. Информация в эти счетчики записывается с выхода ПЗУ l.

Операционный блок 4 (фиг. 3) предназначен для выполнения обработки данных и может быть построен по типовой схеме, например на микропроцессорном комплекте

1804 ВС1.

Через первый информационный входвыход блока 4 осуществляется обмен данными с шиной 18 обмена.

Разрядность исходного представления чисел в ОЗУ 2 соответствует суммарной разрядности секций 45 и 46. Секции 44 и 47 блока 4 предназначены для обеспечения возможности выполнения вычислений с разрядностью, превышающей исходное представление. При этом в секции 44 блока 4 осуществляется накопление старшей части результатов — разрядов переполнения результата в секции 45 или при сдвигах влево при обработке больших массивов данных, а в секции 47 — накопление младшей части результатов для команд умножения и сдвигов вправо, кроме того, при наличии данных в секциях 44 и 47 после умножений, сдвигов и других команд, в которых появляются переполнения, они обрабатываются в обычном порядке как данные с увеличенной разрядностью.

Узел 48 предназначен для выполнения ускоренного переноса между секциями и может быть выполнен по типовой схеме, например ЗЗИП4.

Выход 56 блока 4 предназначен для выдачи сигнала знака результата на соответствующий вход блока 8 микропрограммного управления, на третий информационный вход блока 9 управления сдвигами и на входы знаков результата блока 6 анализа и блока 7 хранения состояния.

Выход 54 блока 4 предназначен для выдачи сигнала нулевого результата секций

44 †-47 блока 4. Этот сигнал поступает на соответствующий вход блока 8 и используется для организации ветвлений в микропрограмме.

Выход 61 блока 4 является выходом младшего разряда вспомогательного регистра 192 секции 46 (фиг. 3 и 14) операционного блока 4. С выхода 61 сигнал состояния этого разряда поступает на первый информационный вход блока 1 коммутации.

Выход 55 блока 4 предназначен для подачи сигнала истинного переполнения результата (q ) с выхода секции 44 блока 4

1381532

13

14 на первый информационный вход блока 6 анализа.

На вход 51 блока 4 с выхода 139 блока 8 микропрограммного управления поступает код операции.

Код операции содержит три трехразрядных поля: )(2, /1, !О), )/5, /4, /3), (!8, /7, (6), по которым блоком 191 местного управления определяются источники операндов для арифметико-логического блока 190 (фиг. 14) выполняемые блоком 190 операции, а также операции сдвига и загрузки блока 189 регистров общего назначения и вспомогательного регистра 192 соответственно.

Рассмотрим физический смысл значений кодов полей операции.

Источники операндов для блока !90 определяются состоянием коммутатора 195 по табл. l.

Операции, выполняемые блоком 190, определяются по табл. 2.

Операции 1 3 выполняются с учетом входного переноса, вырабатываемого в блоке 8 на выходе 119 регистра 102 (фиг. 7).

Операции загрузки и сдвига содержимого блока !89 регистров общего назначения и регистра определяются по табл. 3.

На синхровход 53 блока 4 поступает сигнал синхронизации с выхода блока 10 синхронизации.

Выход 57 (58) блока 4 предназначен для выдачи значений старших разрядов результата (вспомогательного регистра 192) в блок 9 управления сдвигами.

Выход 59 (60) предназначен для выдачи значений младших разрядов результата (вспомогательного регистра 192) в блок 9.

В узел 48 ускоренного переноса поступает с выхода блока 8 микропрограммного управления сигнал начального переноса (выход 119 регистра 102 на фиг. 7).

С шины 8 обмена данные поступают на входы секций 45 и 46 блока 4. При этом на вход секции 44 поступает во все разряды значение знака числа, передаваемого с шины 18, а на вход секции 47 — во все разряды нулевое значение.

Элемент ИЛИ 49 предназначен для передачи признака равенства результата нулю во всех секциях 44 — 47 на выход 54 блока 4.

Блок 5 хранения условий и блокировки (фиг. 4) предназначен для временного хранения логических условий и выдачи этих сигналов в качестве управляющих и блокирующих сигналов в блок 11 коммутации и блок 15 элементов И.

Вход 70 предназначен для записи в регистр 62 сигнала переполнения результата, который по тактовому импульсу через элемент И 64 поступает на выход 22 переполнения результата процессора.

Вход 68 предназначен для записи во второй разряд регистра 62 сигнала разрешения блокировки разряда I l первого поля кода операции.

Вход 69 блока 5 предназначен для записи в третий разряд регистра 62 сигнала разрешения блокировки разряда (3 второго поля кода операции сигнала начального переноса.

Первый информационный вход блока 5 предназначен для запоминания инверсного значения младшего разряда регистра 192 секции 47 операционного блока 4 (фиг. 3, 14) в первом разряде регистра 62.

Синхровход 72 блока 5 предназначен для синхронизации работы регистра 62 и элемента И 64. На этот вход поступают тактовые импульсы с второго выхода блока 10 синхронизации.

Инверсное значение младшего разряда регистра 192 второй секции 46 блока 4, задержанное на один цикл, с выхода 71 блока 5 поступает на третий информационный вход блока 11 коммутации (фиг. 10).

20 Блок 6 анализа (фиг. 5) предназначен для формирования сигнала переполнения (на выходе 84) и значения младшего разряда для регистра !92 секции 47 блока 4 (фиг. 3, 14) на основе анализа значений состояний входов блока 6 и выдаваемого в младший разряд регистра 192 через элемент 147 блока 9 и мультиплексор 194.

На вход 85 блока 6 поступает сигнал микрооперации управления мультиплексором 74 блока 6.

Первый информационный вход блока 6 предназначен для подачи на вход мультиплексора 74 сигнала переполнения результата с выхода 55 операционного блока 4 (фиг. 3).

Третий информационный вход 80 блока 6 предназначен для подачи сигнала знака результата в предыдущем цикле с выхода блока 7 на вход сумматора 76 по модулю два.

40 Вход знака блока 6 предназначен для подачи сигнала знака в текущем цикле с выхода 56 операционного блока 4.

Вход 79 блока 6 предназначен для подачи сигнала знака делимого или множимого с выхода блока 7 на вход сумматора 75.

45 Вход 81 блока 6 предназначен для подачи сигнала переполнения соответствующего счетчика 28.п циклов в блоке 3 (фиг. 2), управляющего выполнением требуемого числа раз повторяющихся циклов при выполнении команды деления.

При выполнении других «длинных» команд (умножение, сдвиги) значение входа 81 блока 6 безразлично для работы устройства.

Мультиплексор 74 блока 6 предназначен для формирования сигнала переполнения

55 в блок 5 (фиг. 4).

Мультиплексор 74 формирует на выходе 84 логическую функцию

У=Х!X2Z1+ Х1Х212+Х1Х213+Х1Х224, 1381532

l6 где ХIХ2, Х1Х2, ХI Х2, ХIХ2 — значения кодов микроопераций, поступающих на вход 85 блока 6;

Zl, Z2, Z3, Z4 — значения сигналов, поступающих . на входы мультиплексора 74 10 с выхода 55 блока 4, выхода сумматора 76, выхода сумматора 75 и шины нулевого потенциала соответственно.