Формирователь импульсного сигнала по переднему и заднему фронтам адресных сигналов на моп -транзисторах

Формирователь импульсного сигнала по переднему и заднему фронтам адресных сигналов на моп -транзисторах

Иллюстрации

Показать все

Реферат

 

Изобретение может быть использовано в цифровой и вычислительной технике. Целью изобретения является уменьшение потребляемой мощности и уменьшение количества необходимых схемных элементов для формирования импульсного сигнала по положительному и отрицательному фронтам адресных сигналов. Устройство содержит триггер на транзисторах 1-4, схему И-ИЛИ на транзисторах 5-8, инвертор на транзисторах 9 и 10, проходные транзисторы 11 и 12, ключевые транзисторы 13 и 14, транзисторы связи 15 и 16, за,- рядные транзисторы 17 и 18, дополнительный повторитель на транзисторах 19 и 20. Введение транзисторов 15 и 16 и дополнительного повторителя обусловлено необходимостью уменьшения влияния величины емкостной нагрузки на параметры выходного импульсного сигнала. Дополнительно достигается расширение функциональных возможностей за счет формирования импульсного сигнала при асинхронной, не связанной с тактирующими сигналами смене входньк сигналов, 2 ил. S

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19> (И) (51) 4 Н 03 К 5/153 ф1 Г(1 1 Я т,, 1.1 !

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3871261/24-21 (22) 22 ° 03.85 (46) 15.03.88. Бюл. 1 10 (72) В.Б.Буй, В.М.Дедикова и В.М.Животовский (53) 621.318 (088.8) ,(56) Акцептованная заявка Великобритании Ф 1326560, кл. НЗТ, 1973.

Патент США У 3942037, кл. 307-232, 1976. (54) ФОРМИРОВАТЕЛЬ ИМПУЛЬСНОГО СИГНАЛА ПО ПЕРЕДНЕМУ И ЗАДНЕМУ ФРОНТАМ

АДРЕСНЫХ СИГНАЛОВ НА МОП-ТРАНЗИСТОРАХ (57) Изобретение может быть использовано в цифровой и вычислительной технике. Целью изобретения является уменьшение потребляемой мощности и уменьшение количества необходимых схемных элементов для формирования импульсного сигнала по положительному и отрицательному фронтам адресных сигналов. Устройство содержит триггер на транзисторах 1 -4, схему И-ИЛИ на транзисторах 5-8, инвертор на транзисторах 9 и 10, проходные транзисторы 11 и 12, ключевые транзисторы 13 и 14, транзисторы связи 15 и 16, зарядные транзисторы 17 и 18, дополнительный повторитель на транзисторах

19 и 20. Введение транзисторов 15 и 16 и дополнительного повторителя обусловлено необходимостью уменьшения влияния величины емкостной нагрузки на параметры выходного импульсного сигнала. Дополнительно достигается расширение функциональных возможностей эа счет формирования импульсного сигнала при асинхронной, не связанной с тактирующими сигналами смене входных сигналов„ 2 ил.

1381694

Предлагаемое устройство относится к импульсной технике и может быть использовано в цифровой вычислительной технике.

Целью изобретения является уменьшение потребляемой мощности и уменьшение количества элементов при формировании импульсного сигнала по обоим (положительному и отрицательному) фронтам адресных сигналов.

Дополнительно достигается расширение функциональных. возможностей за счет формирования импульсного сигнала при асинхронной (не связанной с тактирующими сигналами) смене

1О

30 входных сигналов.

На фиг.1 представлена принципиальная электрическая схема формирователя импульсного сигнала по передне- 20 му и заднему фронтам адресных сигналов на МОП-транзисторах; на фиг.2 временные диаграммы, поясняющие его работу.

Формирователь импульсного сигнала по переднему и заднему фронтам адресных сигналов на МОП-транзисторах (фиг.1) содержит триггер на транзисторах 1 — 4, схему И-ИЛИ, содержащую два элемента И, каждый из которых содержит первый и второй ключевые транзисторы в каждом элементе на транзисторах 5 — 8, ипвертор на транзисторах 9, 10> первый и второй проходные транзисторы 11, 12, первый и второй ключевые транзисторы 13, 14, первый и второй транзисторы связи

15, 16, первый, второй и третий истоковые повторители на транзисторах

17 — 19, третий ключевой транэис- 40 тор 20.

В точке 21 соединены исток и затвор нагрузочного транзистора 1 первой цепочки триггера, сток разрядного транзистора 2 первой цепочки триг- 45 гера, сток первого ключевого транзистора 13, затвор разрядного транзистора 3 второй цепочки триггера, сток второго транзистора связи 16, затвор транзистора 17 первого истокового повторителя, затвор первого ключевого транзистора 8 второго элемента И схемы И-ИЛИ.

В точку 22 подключены исток и затвор нагруэочного транзистора 4 второй цепочки триггера, сток разрядного транзистора 3 второй цепочки триггера, сток второго ключевого транзистора 14, затвор разрядного транзистора 2 первой цепочки триггера, сток первого транзистора связи 15, затвор транзистора 18 второго истокового повторителя, затвор первого ключевого транзистора 5 первого элемента И схемы И-ИЛИ, В точку 23 соединены стоки вторых ключевых транзисторов 6,7 обеих элементов И схемы И-ИЛИ, затвор ключевого транзистора 10 инвертора, затвор третьего ключевого транзистора 20 °

В точку 24 соединены исток нагруэочного транзистора 9 инвертора, сток ключевого транзистора 10 инвертора, затвор нагруэочного транэистора 9 и затвор транзистора 19 третьего ист кового повторителя. В точку 25 соединены первая входная шина, сток первого проходного транзистора 11, затвор второго ключевого транзистора 7 второго элемента И схемы И-HJIH, В точку 26 подсоединены вторая входная шина, сток второго проходного транэистора 12, затвор второго ключевого транзистора 6 первого элемента И схемы И-ИЛИ; В точку 27 подключены исток транзистора 17 первого истокового повторителя, сток первого ключевого транзистора 5 первого элемента

И и исток второго ключевого транзистора 6 первого элемента И схемы И-ИЛИ.

В точку 28 подсоединены исток транзистора 18 второго истокового повторителя, сток первого ключевого транзистора 8 второго элемента И и исток второго ключевого транзистора второго элемента И схемы И-ИЛИ, В точку 29 подсоединены сток третьего ключевого транзистора ?О и исток транзистора 19 третьего истокового повторителя, затворы проходных транзисторов 11, 12, выходная шина, В точку 30 соединены исток проходного транзистора 11, затвор ключевого транзистора 13, исток транзистора связи 15. В точку 31 соединены исток проходного транзистора 12, затвор ключевого транзистора 14, исток транзистора связи 16.

К шине питания подключены стоки транзисторов 1, 4, 9, 17, 18, 19, к общей шине подключены истоки транзисторов 2, 3, 5, 8, 10, 13, 14, 20, затворы транзисторов 15, 16, Работа устройства осуществляется следующим образом.

1381694

Пусть в исходном состоянии прямой е сигнал в точке 25 имеет уровень "0", а инверсный сигнал в точке 26 уровень "1". Для рассмотрения триггер установим так, что точка 21 накопителя в уровне "1" и точка 22 в уровне "0". Тогда в точке 27 установится уровень "1", а в точке 28 — "0", поскольку транзистор 7 закрыт по 10 затвору уровнем "0 прямого сигнала, а транзистор 6 открыт уровнем "1" инверсного сигнала, то через открытые транзисторы 17 и 6 в точке 23 устанавливается потенциал "1". Инвертор и истоковый повторитель ключевым транзистором инвертируют этот потенциал, поэтому в точке 29 в исходном состоянии устанавливается уровень "0", что обуславливаез эа счет закрытых проходных транзисторов

11 и 12 отключение триггера от потенциала прямого и инверсного сигналов.

Пусть в момент времени t прямой сигнал переходит в состояние с уровнем "1", а инверсный сигнал в состояние с уровнем "0". Таким образом, с момента времени t, точка 23 эа счет закрытия транзистора 6 начинает изолироваться от уровня "1" точки

27, с момента времени t (момент времени, когда потенциал прямого сигнала превысит уровень порогового напряжения транзистора 7, точка 23 начинает разряжаться через транзис-, торы 7, 8. В момент времени t, уровень потенциала точки 23 становится ниже порогового уровня инвертора и третьего ключевого транзистора и последние формируют передний фронт сигнала в точке 29. В момент времени

t4 потенциал в точке 29 достигает величины, достаточной для открытия транзисторов 11 и 12 и с этого момента времени на затворы ключевых транзисторов 13 и 14 поступают потенциалы с первой и второй входных шин соответственно, это приводит к разряду точки 21 и к переключению состояния триггера, т.е. заряду точки 22. Изменение состояния триггера приведет с момента времени t к из5 менению состояния в цепочках схемы .И-ИЛИ, т.е. разряду точки 27 и к заряду точки 28. Пусть в момент времени t в точке 22 установится потен6 циал, достаточный для протекания зарядного тока через транзисторы 18

7 в точку 23. Так как транзистор 6 закрыт уровнем "0" инверсного сигнала, то ток, протекающий через транзисторы 18, 7, идет только для заряда емкости, подключенной в точку 23, Таким образом, с момента времени потенциал в точке 23 устанавливается в уровень "1" и с момента времени начинает превосходить пороговой уровень инвертора и третьего ключевого транзистора. Соответственно в точке

29 (клемма выходного импульсного сигнала) формируется задний фронт импульса, что приводит к отключению триггера от потенциалов на первой и второй входных шинах. Таким образом, состояние плеч триггера и сос-" тояние элементов И схемы И-ИЛИ таково, что схема подготовлена к формированию импульсного сигнала по обратному переходу сигналов на первой и второй входных шинах, т.е. схема формирователя является асинхронной и для ее работы не требуется дополнительных тактирующих или предустанавливающих сигналов, Поскольку формирование заднего фронта выходного импульсного сигнала происходит вследствие изменения состояний в триггере и в схеме И-ИЛИ, то формирователь без задержек готов к формированию импульсного сигнала по обратному переходу состояний на первой и второй входных шинах. Так как схема построен" симметрично относительно источников входных сигналов, на первой и второй входных шинах, то при переходе сигнала на первой входной шине в состояние "0", а сигнала на второй входной шине в состояние " 1, в точках 21, 30, 27, 22, 31, 28 будут происходить процессы, идентичные указанным в точках 22, 31, 28, 21, 30, 27 соответственно, работа первых цепочек триггера и схемы

И-ИЛИ всех первых транзисторов будет идентична работе вторых цепочек триггера и схемы И-ИЛИ всех вторых транзисторов соответственно.

Таким образом, при любом изменении входных адресных сигналов на первой и второй входных шинах происходит выработка импульсного сигнала и его формирование не связано с наличием других сигналов.

Введение транзисторов 15, 16 обусловлено следующими причинами: затворы ключевых транзисторов 13 и 14 не

1381694 должны находиться в высокоимпеда«сном состоянии, в противном случае возможно ложное срабатывание триггера по наводкам; исключение транзисторов, т,е. замена закороткой, также невозможно, так как это приведет к увеличению емкост«ой и к появлению токовой нагрузки на источник вход«ого сигнала, 10

Введение транзисторов истоковых повторителей и третьего ключевого транзистора обусловле«о неоходимостью уменьшения влияния величины емкостной нагрузки на параметры выходного импульсного сигнала. Все вновь вводимые элементы не приводят к изменению тока потребления элементов, входящих в общую часть прототипа и предлагаемого формирователя, количество вво- 20 димых элементов значительно меньше, чем в прототипе, кроме того, для работы формирователя не требуется наличие других устройств, тогда как для работы прототипа необходим регистр °

Формула из обре те ния

Формирователь импульсного сигнала по переднему и заднему фронтам адресных сигналов на MOH-транзисторах, содержащий триггер, схему И-ИЛИ, инвертор, первый и второй ключевые транзисторы, первую и вторую входные шины, выходную шину, причем первое

35 и второе плечи триггера содержат нагрузочный и ключевой транзисторы, в каждом плече, первый и второй элементы И схемы И-ИЛИ содержат первый и второй ключевые транзисторы в каж- 4 дом элементе И, инвертор содержит ключевой и нагрузочные транзисторы, стоки нагрузочных транзисторов и инвертора соединены с шиной питания, истоки первого, второго ключевых . транзисторов, ключевых транзисторов триггера, ключевого транзистора инвертора, первых ключевых транзисторов обоих элементов И схемы И-ИЛИ соединены с общей шиной, первый вы50 ход триггера соединен с истоком и затвором «агруэочного, стоком ключевого транзистора первого плеча триггера, с затвором ключевого транзистора второго плеча триггера, с затвором первого ключевого транзис55 тора второго элемента И схемы И-ИЛИ, стоком первого ключевого транзистора, второй выход триггера соединен с истоком и затвором нагруэочного, стоком ключевого транзистора второго плеча триггера, с затвором ключевого транзистора первого плеча триггера, с затвором первого ключевого транзистора первого элемента И схемы

И-ИЛИ, стоком второго ключевого транзистора, первая входная шина соеди«ена с затвором второго ключевого транзистора второго элемента И схемы

И-ИЛИ, вторая входная шина соединена с затвором второго ключевого транзистора первого элемента И схемы И-ИЛИ, выход схемы И-ИЛИ соединен со стоками вторых ключевых транзисторов элементов И схемы И-ИЛИ, с затвором ключевого транзистора инвертора, сток которого соединен с истоком и затвором нагруэочного транзистора инвертора, отличающийся тем, что, с целью уменьшения потребляемой мощности и упрощения при формировании импульсного сигнала как по переднему, так и по заднему фронтам адресных сигналов, в него дополнительно введены первый и второй проходные транзисторы, первый и второй транзисторы связи, первый, второй и третий истоковые повторители, третий ключевой транзистор, причем стоки первого и второго проходных транзисторов соединены с первой и второй входными шинами соответствен«о исток первого проходного транзистора соединен с .затвором первого ключевого транзистора и с истоком первого транзистора связи, исток второго проходного транзистора соединен с затвором второго ключевого транзистора и истоком второго транзистора связи, затворы первого и второго транзисторов связи соединены с общей шиной, первый выход триггера соединен со стоком второго транзистора связи, с затвором первого истокового повторителя, исток которого соединен со стоком первого ключевого и с истоком второго ключевого транзисторов первого элемента И схемы И-ИЛИ, второй выход триггера соединен со стоком первого транзистора связи, с затвором второго истокового повторителя, исток которого соединен со стоком первого ключевого и с истоком второго ключевого транзисторов второго элемента И схемы И-ИЛИ, стоки первого, второго и третьего истоковых повторителей соединены

1381694

Составитель В.Пятецкий

Техред М.Ходанич Корректор И.Муска

Редактор О.Спесивых

Заказ 1193/54 Тирал 928, Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4 с шиной питания, затвор третьего истокового повторителя соединен с истоком и затвором нагрузочного транзистора инвертора, исток третьего истокового повторителя соединен со стоком третьего ключевого транзистора, с затворами первого и второго проходных транзисторов и выходной шиной, затвор третьего ключевого транзистора соединен с выходом схемы

И-HJIH à его исток — с общей шиной.