Логарифмический преобразователь

Логарифмический преобразователь

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано для воспроизведения лoгapиф fflчecкoй функции. Цель изобретения - повышение быстродействия преобразователя при обработке позиционного кода аргумента. Преобразователь имеет блок памяти 1, второй и первый счетчики 2 и 3, управляемый делитель частоты 4, числоимпульсный умножитель 5, схему сравнения 6, блок вычитания 7, генератор 8, триггер 9, элемент задержки 10, элемент ИЛИ II и элемент И 12. В предлагаемом преобразователе повьшение быстродействия достигается введением блока памяти, схемы сравнения кодов, управляемого делителя частоты , генератора, элемента И и новых оригинальных связей. 1 ил. Ф (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (51)4 С 06 F 7/556

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4159760/24-24 (22) 18.09.86 (46) 23.03.88. Бюл. N - 11 (71) Львовский политехнический институт им. Ленинского комсомола (72) М.А,Гаврилюк, Т.Г.Галамай, В.В.Древняк и Л.В.Мороз (53) 68).325(088.8) (56) Авторское свидетельство СССР

9 1043645ь кл. G 06 F 7/556, 1983.

Авторское свидетельство СССР

Ф 1108441, кл. G 06 F 7./556, 1984, (54) ЛОГАРИФМИЧЕСКИИ ПРЕОБРАЗОВАТЕЛЬ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано для воспроизве„„SU„„1383346 А1 дения логарифмической функции. Цель изобретения — повьппение быстродействия преобразователя при обработке позиционного кода аргумента. Преобразователь имеет блок и;мяти 1, второй и первый счетчики 2 и 3, управляемый делитель частоты 4, числоимпульсный умножитель 5, схему сравнения 6, блок вычитания 7, генератор

8, триггер 9, элемент задержки 10, элемент ИЛИ 11 и элемент И 12. В предлагаемом преобразователе повьппение быстродействия достигается введением блока памяти, схемы сравнения кодов, управляемого делителя частоты, генератора, элемента И и новых оригинальных связей. 1 ил.

1383346 гpe N<

1 1 2

2 причем

Изобретение относится к автоматике и вычислительной технике и может быть использовано для воспроизведения логарифмической функции, Целью изобретения является повышение быстродействия преобразователя при обработке позиционного кода аргумента.

На чертеже приведена структурная схема преобразователя, Преобразователь содержит блок 1 памяти, второй 2 и первый 3 счетчики, управляемый делитель 4 частоты, числоимпульсный умножитель 5, схему 6 сравнения, блок 7 вычитания, генератор 8, триггер 9, элемент 10 задержки, элементы ИЛИ 11 и.И 12.

Устройство работает следующим образом.

Перед началом работы счетчики 2 и 3 и триггер 9 находятся в нулевых состояниях. С приходом позиционного попноразрядного кода аргумента на входы адреса блока 1 памяти и на управляющие входы управляемого делителя частоты подаются i старших, а на первые входы схемы 6 m младших разрядов аргумента х. Значение аргумента в этом случае можно представить

1 в виде

N, K+N (1) значение када, определяемое i старшими разрядами;

m младшими разрядами; если аргумент представлен в двоичном коде;

К- rn

10 — если аргумент представлен в двоична-десятичном коде, х К (2)

При подаче кода N, на адресные входы блока 1 памяти с его выходов снимается полноразрядный код, соответствующий значению логарифмической

Функции при значении аргумента, равного N К, который затем переписывается в счетчик 2 результата. Полноразрядное значение када аргумента подается одновременно на элемент ИЛИ 11, выход которого подключен к входу элемента задержки 10.

Если хотя бы на одном из входов элемента 11 присутствует сигнал логической "1", а это следует из условия (2), то через время, определяемое временем задержки элемента 10> этот сигнал появится на входе элемента

И 12. Время задержки элемента 10 должно быть равно или больше времени считывания кода из блока 1 памяти и записи его в счетчик 2. После этого через открытый элемент И 12 начинают поступать импульсы с вьгхода генератора 8.

Очевидно, что с этого момента вреf0 мени начинается преобразование параллельного кода N> (младших разрядов аргумента) в соответствующее число импульсов. В этом. случае можно представить число N в виде прираще15 ний числа импульсов dN, которые поступают с выхода элемента И 12 на вход счетчика 3 и второй вход блока

7 вычитания. Работа блока 7 вычитания описывается уравнением

20 dz = dN2- dz (3) где dz, — приращения числа импульсов на выходе блока 7;

dz — приращения числа импульсов

2 на первом входе блока 7.

Приращения dz поступают на вход управляемого делителя 4 частоты, работа которого описывается уравнением

dz

dz) (4) э

30 Приращения с выхода управляемого делителя 4 частоты поступают одновременно на вход счетчика 2 результата и на вход числоимпульсного умножителя 5, работа которого описывается

35 УРа нением

dz = — dz

1 1 э

2 К э ° (5) где N -- число, записанное в счетчи40 ке 3 и используемое для управления работой числоимпульсного умножителя 5.

Подставляя (3) и (5) в (4), получаем

dz (6)

+ Nç, Число в счетчике 2 результата изменяется по следующему закону

S=kN,+М2

N (х)=N (KN,) + dг,, (7) х,= кй, КИ где N (KN )=Kin †-=К1пН вЂ” код со1) < К (э ответствующий значению логарифмической функции при значении аргумента, равного KN

Учитывая, что число в счетчике 3 равно

1383346

N з

1 2» (8) О а также то, что

ЙИ = с1х» после подстановки (l ), (8) и (6) получаем

Kdx

dz

Подставив это уравнение в после простых преобразований чаем (9) (9) в (10) (7), полуСоставитель А.Шуляпов

Редактор Н.Лазаренко Техред Л.Олийнык Корректор М Демчик

Заказ 1297/47 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-ÇS, Раушская наб., д.4/5

Производственно-полиграфическое предприятие, r.Óæãoðoä»óë.Ïðoåêòíàÿ»4

И (х) = Kln. (11)

Таким образом, старшие разряды кода аргумента обрабатываются блоком ! памяти в соответствии с уравнением (11), и результат логарифмического преобразования заносится в счетчик 2 результата. Младшие разряды кода аргумента обрабатываются схемой числоимпульсного логарифмического преобразования с представлением результата в счетчике 2.

Быстродействие данного устройства определяется количеством младших разрядов преобразуемого числа. Устройство целесообразно использовать при большой разрядности аргумента, так как применение в этом случае функциональных преобразователей число-импульсного типа неприемлемо из-за низкого их быстродействия, а функциональных преобразователей на базе блоков памяти — из-за больших аппаратурных затрат.

Формула изобретения

Логарифмический преобразователь, содержащий первый,и второй счетчики, числоимпульсный умножитель» блок вычитания, триггер, элемент ИЛИ и элемент задержки, вход которого соединен с выходом элемента ИЛИ, выход первого счетчика соединен с управляющим входом числоимпульсного ум.ножителя, выход которого соединен с входом первого операнда блока вычитания, отличающийся тем, что, с целью повьппения быстродействия

10 преобразователя при обработке позиционного кода аргумента, в него введены блок памяти, схема сравнения, управляемый делитель частоты, генератор и элемент И, причем старшие разряды входа аргумента преобразователя соединены с входами задания коэффициента деления управляемого делителя частоты и адресными входами блока памяти, младшие разряды входа аргумента преобразователя соединены с первыми входами схемы сравнения, второй вход которой соединен с выходом первого счетчика, вход разрядов аргумента преобразователя соединен с входами элемента ИЛИ, вы" ход элемента задержки соединен с первым входом элемента И, второй вход которого соединен с инверсным выходом триггера, счетный вход которого подключен к выходу схемы сравнения, выход генератора соединен с третьим входом элемента И, выход которого соединен со счетным входом первого, счетчика и входом второго операнда блока вычитания, выход которого сое35 динен с информационным входом управляемого делителя частоты, выход которого соединен со счетным входом второго счетчика и информационным входом числоимпульсного умножителя, выход блока памяти соединен с информационным входом второго счетчика.