Устройство для декодирования манчестерского кода

Устройство для декодирования манчестерского кода

Иллюстрации

Показать все

Реферат

 

Изобретение относится к областей передачи данных и предназначено для декодирования манчестерского кода в высокоскоростных локальных сетях передачи данных. Цепью изобретения является повышение достоверности. Устройство декодирует сигнал манчестерского кода, поступающий на информационный вход 1, выдает его в последовательном коде на выход 8, формирует тактовые импульсы на выходе 6 и сигнал окончания преамбулы на выходе 13. Устройство содержит блок 2 дифференцирования, элемент 3 задержки , синхронизатор 4, делитель 5 частоты , регистр 7 сдвига, блок 9 сравнения , вход 10 Сброс, триггер 11, элемент ИЛИ-НЕ 12 и выход 13 индикаа О дни момента окончания преамбулы. 4 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1.SU»1353510 (51) 4

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ / з,:.

Н А ВТОРСЙОМУ СВИДЕТЕЛЬСТВУ - " в ..- :;,;- ) (54) УСТРОЙСТВО ДЛЯ ДЕКОДИРОВАНИЯ

МАНЧЕСТЕРСКОГО КОДА (57) Изобретение относится к области передачи данных и предназначено для (21) 4142916/24-24 (22) 30.10.86 (46) 23.03,88. Бюл. Р 11 (71) Институт электроники и вычислительной техники АН ЛатвССР (72) Г.И. Готлиб и В,Я. Загурский (53) 621.398(088.8) (56) Авторское свидетепьство СССР

Ф 457183, кл. Н 04 L 7/02, 1972.

Патент ФРГ Ф 3230836, кл, Н 04 L 25/48, опублик. 1982. декодирования манчестерского кода в

BbIc oKocKopoc TEIblx локальных сетях передачи даннь х. Цепью изобретения является повыщение достоверности.

Устройство декодирует сигнал манчестерского кода, поступающий на информационный вход 1, выдает em в последовательном коде на выход 8, формирует тактовые импульсы на выходе 6 и сигнал окончания преамбулы на выходе 13. Устройство содержит блок 2 дифференцирования, элемент 3 задержки, синхронизатор 4, делитель 5 частоты, регистр 7 сдвига, блок 9 сравнения, вход 10 "Сброс", триггер 11, элемент ИЛИ-HF, 12 и выход 13 индика- а ции момента окончания преамбулы. 4 ил, 1 >83510

Изобретение относится к области передачи данин>х и предназначено для испол> завания в сетях передачи данных .

Цепью изобретения является повышение достоверности устройства.

IIà фиг. 1 представлена структурная схема устройства; на фиг. 2 функциональная схема синхронизатора, 10 на фиг. 3 — блок сравнения, на фиг.4— временные диаграммы, поясняющие. работу устройства.

Устройство для декодирования манчестерского кода содержит (фиг.1) ин- 15 формационный вход 1, блок 2 деффиренцирования, элемент 3 задержки, синхронизатор 4, делитель 5 частоты, второй выход 6 тактовых импульсов, регистр 7 сдвига, третий выход 8 по- 20 следовательного кода, блок 9 сравнения, вход 10 "Сброс", RS-триггер

11, элемент ИЛИ-НЕ 12 и первый выход

13 индикации момента окончания преамбулы. 25

Синхронизатор содержит (фиг.2) элемент IDIH-НЕ 14 и элемент 15 задержки, Блок сравнения содержит (фиг,3) сумматоры 16-18 по модулю два и =-пемент ИЛИ I9., Временные диа- 3О граммы (фиг,4,: пронумерованы в соответствии с номерам>и блоковq HB выхо дах которых формируются эти сигна.дь>.

Блок 2 дифференцирования может быть реализован на сумматоре по >>одулю цва, один вход которого непосредственно подключен к входу 1, а второй вход подключен к первому входу через элемент задержки, Длительность выходного импульса блока 2 дифференцирования выбирают около половины периода выходного сигнала синхронизатора 4, что ссставляет 1/4 периода следования битов, если частота на выходе синхронизатора 4 вдвое „ превьппает часто гу следования =ятсв, Коэффициент. деления делителя 5 частоты выбирается в соответствии с соотношением между частотой выходного сигнала синхронизатора 4 и час.> 0 татой следования битс>в, Иинимаг>ьный коэффициент деления равен двум.Воздействие импульса по входу установки приводит к появлению на выходе делителя 5 частоты логического со 5 стояния (например.,"Лог.1), блскирующегo pecHcTI> 7 cäâèãà, Разрядно< TH pPI Hcòðÿ 7 сдвига и блока 9 сравнения pë»>!h> и выбираются в соответствии сс структурой >И>евмбулы. Цля преамбулы ...01011 ра.:рядность не менее трех. Для определенности принято, что сдвиг инфс>рмации в регистре 7 выполняется пс положительному фронту сигнала да его тактовом входе,состояние Лаг.1" на управляющем входе блокирует сдвиг (регистр переходит в режим хранения).

Блок 9 сравнения выполняет попарное сравнение битов, поступающих на его входы. Порядок сравнения битов должен соответствовать структуре преамбулы, Сумматоры 17 и 18 по модулю два выдают "Лог.0" при совпадении логических состояний на их входах и "Лог.1" при несовпадении. Выходной сигнал сумматора 16 инверсен сигналу сумматоров 17 и 18.

Устройство работает следующим образом.

До прихода пакета (манчестерскаго кода) на входе 1 есть одно из двух логических состояний, например "Лог.

0". Тогда на выходе блока 2 дифференцирования импульсы отсутствуют, на выходе синхронизатора 4 имеются импульсь>, следующие с собственной частотой синхронизатора 4, например, вдвое превышающей частоту следования битов, а па вьгходе делителя 5 частоты — сигнал деленной частоты, в данном случае — на два, Ia вь>ходах регистра 7 сдвига имее-ся ",c», же логическое состояние, что и на входе 1, поскольку происходит сдвиг информации. На выходе блока 9 сравнения имеется "Лог.1", обозначающая несовпадение имеющейся комбинации битов на выходах разрядов регистра 7 с концом преамбулы, Триггер 11 сброшен, на его выходе — Лог,0". На выходе элемента ИЛИ-HE 12 — "Лог,0", так как имеется "Лог.1" на выходе блока

9 сравнения.

После прихода .>ачала пакета устройство выпслняет две процедуры в процессе формирования тактово .а сигнала на выходе б: ча"тотная и фазовая с:;«;;. cíèçÿUèÿ выходно"o сигнала синхронизатора 4 к переходам вхсдно::о сигнала и фазированне ц-..лителя

5 частоть. по результату декодирования конца преамбулы. Первая процедура выполняет я непрерывно в течение всего времени приема гакета и;>ризсдит к устранению частотной и фа„-с-;ой погрешностей между выходным сигналам

< 11(1;:, I)iillll 1 т<(! .(1 l)(I ! !1! !ми Il() fe f11

;!и прин()! „ i!(I)((i I()I(I(((i (и() . () Гигня— лп с учет<)м IIY (1)(1L кт: 111111! !)т< рая пр )цгдура реяли (уетГВ ол<покрятно !

5 но может быть llоптор ня J(JIR rfnaf lmpHfrB надежности, он я уГ тря няе т неолно з начность такто ногo < иг F! a

В реэультятe g(eJI< ния частоты Выход

Horn сигнала синхронизатора 4. Рассмотрим реализацию этих процедур.

Пусть на Вход 1 начинает поступат(. пакет (кадр) данных (фиг.4, диаграмма 1) ° Тогда по каждому переходу входного сигнала на выходе блока 2 дифференцирования формируется импульс, поступающий на синхронизатор

4 и сдвигающий е"o собственную частоту до совпадения с частотой следования переходов на входе 1, За счет эффекта синхронизации (захвата собственной частоты частотой внешнего сигнала) также устраняется и фазовая дрожь выходного сигнала синхронизатора 4 относительно среза импульсов 25 с выхода блока 2 дифференцирования и, как следствие, относительно переходов сигнала на входе l.

После деления на два на выходе делителя 5 частоты образуется сигнал с частотой следования обязательных переходов. Б момент начала пакета на выходе, целителя 5 частоты может оказаться как "îñòîÿíèå "Лог ° 0" (ситуация А), так и "Лог ° 1" (ситуация Б).

Оба состояния равновероятны, однако в ситуации А тактовый сигнал формируется правильно и не требуется фазировать делитель 5 частоты, а в ситуации Б формируется инверсный (сдвину40 тый на половину периода) тактовый сигнал и необходимо выполнить фазировяние), Рассмотрим обе ситуации (фиг.

4, группы А и Б диаграмм), учитывая, что с момента качала поступления пакета выходной сигнал синхронизатора синхрснен сигналу на входной шине 1.

Ситуация А. Каждый раз, когда на выходе делителя 5 частоты (например, на два) имеется "Лог.О", по соответствукщим положительным фронтам А1, А2. .., А6 (фиг.4) выходного сигнала синхронизатора 4 производится запись в младший разряд регистра 7 сдвига того логического состояния, которое присутствует на его входе данных, а также сдвиг вправо слова на выходах его разрядов. Зпемент 3 задержки не()t) ;) !!<1 (((I;! I(((!!I!<;(i ° !III!(1 (,!(1(I 4 ((1 РIIO кп ." и!!фф< Р <и(иР<)нп!! <п !1 (lli(.Р 1111 !!I т()I) 1 . Р 11;if!I ()I I) 1 3(((fl,! 1!! (х () 11< . 8

tIn(Ii(п ()па ТЕ I! I In! () J <н ()! til н() Г() I, (1(1,1 tl()

Я«пнс т< )1 (фиг . I, Jll! 1! 1 )(м (<1 (<(); цо фронту (В момент) А! -. .Ilnt .I,,по фронту A" — ".11о! . (I,..., и фронтам

А5 и А6 — Jr!le "11ог . 1" поцрп (I (признак конца иреямбупы) . Прин< lf <(осле фронта А6 ня Вых )ля)< регистря 7 оказывается <.лоно ...I01011 (от старшего ря.<ряпя к минц<1!< му) . Разрядность этого слона равна ря зрядности регистра 7, например, ше<..ти разрядам (фиг.

4). Это слово, кяк и все пре((ь(ду(((не, и о с т у и я е т н я б л о к Г 1з я В и < и и я f l B

Вь<ходе которого и< является Лог.0 (фиг.4, диаграмма 9, группа A), ибс равны состояния н f(Rvx младших р-<з . рядах, (что выявляется сумматором

16 (фиг.3), и попарно не равны другие состояния между собой и с упс— мянутыми разрядами, (что выявляется сумматорами 17...18 (фиг,4, диаграмма 7, группа А) .

Таким образом, в ситуации A В момент окончания преамбулы, выявленый .блоком 9 сравнения, в младшем разряде регистра 7 установлено состо.,(;ие

"Лог.1 . Следовательно, тактовый сигнал на выходе 6 сфазирован правипьно, а на выходе элемента ИЛИ-HE

12 состояние не изменяется. При появлении упомянутого "Лог.О" на выходе блока 9 сравнения триггер 11 устанавливается в состояние "Лог,1", блокирующее элемент ИЛИ-HE 12 в течение времени приема пакета. Это же состояние, поступающее на выход 13 индикации момента окончания преамбулы (фиг.4 диаграмма 13) используется также для работы оборудования абонента локальной сети.

Ситуация Б отличается тем, что в момент качала пакета состояние делителя 5 частоты инверсно ("Лог.1") его состоянию в ситуации А (Лог.О"), поэтому фронты Б1,..., Б5 записи инфор-. мации в регистр 7 сдвинуты относительно фронтов А1,..., А6 на период частоты выходного сигнала синхронизатора 4.

Тогда в момент Б5 окончания преамбулы на выходах регистра 6 появляется слово ...010100, инверсное аналогичному слову в ситуации A. CpaGBTtIBaeT блок 9 сравнения, так как совпадают состояния двух младших разрядов н попарно ((е г()н((ад 1K<т го(т(<я ния остальных разрядов л<ежпу гобой и с. совпавшими разрядами (фи(. <, диаграммы 7 и 9, группа Б).

Таким образом, в ситуации Б в м(!ламент окончания преамбулы в младшем

1!азряде регистра 7 установлено соc,ò0ÿíèå "JIor.0". Следовательно, тактовый сигнал на выходе 6 инверсен ребуемому, необходима его сфазировать. ! а входах элемента ИЛИ-НЕ 12 имеется

,Лог,О", поэтому на его выходе появляется положительный импульс (фиг, 4, диаграмма 12, группа Б), длительность которого равна времени задержки триггера 11. Этот импульс устанавливает делитель 5 частоты в состояние "Лог.!" и этим на один такт заблокирует счет (фиг.4„ диаграмма 6, 2О

1руппа Б), делитель 5 частоты пропускает (не подсчитывает) один положительный фронт с выхода синхрониза-! ора 4, и тем самым выполняется фаэирование тактовых сигналов на вы- 25 ходе 6 — с момента окончания преамбулы выходные сигналы делителя 5 чаСтоты в ситуациях А и Б совпадают.

Этим же реализуется и фазирование рабаты регистра 7 — из-за "Лог. 1"

sa ego управляющем входе в течение дополнительного такта, так что данные, (< .ледующие за последним битом преам1 улы, будут декодированы безошибочно.

Если задержка триггера 11 мала, то

Импульс на выходе элемента ИЛИ-НЕ 12

»ожет оказаться недостаточной дли гельности для установки делителя 5 частоты в состояние "Лог.1" и блокировки счета. В этом случае между выходом триггера 11 и первым входом элемента ИЛИ-НЕ 12 включают элемент задержки.

По окончании приема пакета (кадра) формируется сигнал, возвращающий устройство в исходное состояние. Этот сигнал поступает на вход 10 "Сброс" и возвращает триггер 11 в исходное состояние "Лог,О", Описанная работа устройства не меняется, если частота выходного сигнала синхронизатора 4 превышает в целое число раз частоту следования битов, и выбран соответствующий коэффициен< деления делителя 5 частоты.

На элементе И!И-t!L 14 (фиг.2) собран генератор с задержанной (элемент

15 задержки) обратной связью с ключевым управлением по первому входу элеме пта !1 !11-НЕ 14, В т«<: пп«(л((< .<и < и (фи(. <, пиаграмм» 2) < них пп блок» 2 диффер(и(пирования и;1 Bl(х((ле:<л< ме(<та

ИЛИ-Н!, 14 присутствует "3!ог. О" по сре чу упомя пут ого импульс d I е не рятор формирует очередной импульс независимо от момента формирования предыдущего импульса. Следовательно, обеспечивается жесткая синхронизация выходного сигнала генератора с синхрониэирующим сигналом вне зависимости от дрейфа и ухода собственной частоты генератора.

Таким образом, предлагаемое устройство формирует на выходе 6 тактовые сигналы, синхронные сигналу на входе 1, и декодирует входной сигнал— формирует на выходе 8- последовательный двоичный код, В процессе работы устройства возможны толька две описанные ситуации

А и Б, и в обеих реализуется безошибочное декодирование входного сигнала в более широком, чем в известном устройстве, диапазоне флуктуаций (фазовоЯ дрожи) переходов входного сигнала ° Допуск на флуктуацию равен (фиг, 4, диаграммы 2 и 4) половине периода частоты выходного сигнала синхронизатора 4, что составляет 1/4 периода следования битов.

В частности, при увеличении временного интервала между переходами входного сигнала соответственно сдвинут импульс на выходе блока 2 дифференцирования, в течение этого им- . пульса отсутствует очередной импульс на выходе синхронизатора 4. Следовательно, период выходного сигнала син хронизатора 4 может затягиваться на длительность выходного импульса блока 2 дифференцирования, т.е. на 1/4 периода следования битов. При уменьшении временного интервала между переходами происходит уменьшение периода сигнала на выходе синхронизатора 4 за счет укорочения генерируемого им импульса, Такое уменьшение может достигать половины периода частоты сигнала на выходе синхронизатора 4, т.е„ 1/4 периода следования битов.

Следовательно, предлагаемое ус.тройство обладает повышенной достоверностью и обеспечивает безошибочное декодирование манчестерского кода при флуктуациях переходов до " 1/4 периоля следования битов, что вдвое лучше, чем для известного.

Устройство позволяет обновлять фазирование и синхронизацию что такУ

5 же повышает достоверность его работы по сравнению с известным, где невозможно фазирование тактовых сигналов сбой источника тактовых сигналов (блоки дифференцирования, элемент

ИЛИ, одновибратор) приводит к неустранимым ошибкам приема. Обновление фазирования реализуется путем сброса триггера 11 по входу 10 в процессе приема. 15

Дополнительное преимущество устройства заключается также и в том; что оно позволяет получить параллельный двоичный код на выходах разрядов регистра 7 и обеспечивает индикацию момента окончания преамбулы.

Устройство можно рекомендовать для применения в высокоскоростных локальных сетях. Оно используется в экспериментальной быстродействующей локальной сети, разрабатываемой для обеспечения задач передачи информации в высокоскоростных распределенных системах.

30 формула изобретения

Устройство для декодирования манчестерского кода, содержащее блок дифференцирования, вход кот рого служит информационным входом устройства, элемент задержки, синхронизатор, триггер, выход которого соединен с первым входом элемента ИЛИ-HV, и является первым выходом устройства, о тл и ч а ю щ е е с я тем, что, с целью повышения достоверности устройства, в него введены делитель частоты, регистр и блок сравнения, выход блока дифференцирования соединен через синхронизатор с тактовыми входами делителя частоты и регистра, выход делителя частоты соединен с управляющим входом регистра и является вторым выходом устройства, вход элемента задержки подключен к информационному входу устройства, выход элемента- задержки соединен с информационным входом регистра, выход нулевого разряда регистра соединен с первым входом блока сравнения, вторым входом элемента ИЛИ-НЕ и является третьим выходом устройства, выходы остальных разрядов регистра соединены с соответствующими вторыми входами блока сравнения, выход которого соединен с входом установки в "1" триггера и третьим входом элемента ИЛИ-НЕ, вход установки в "0 триггера является входом "Сброс" устройства, выход элемента ИЛИ-НЕ соединен с управляющим входом делителя частоты, 1383510

Я . 0 !

Р гРедактор Л, Лангазс

ПодfiHC:lAP

Заказ 1351/55 Тираж 928

ВИИИПИ Государственного комитета С "СР ио делам изобретений и открытий

1!3035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул, Проектная, 4

g г

g l

Составитель Е. Пикуленков

Техред М.Ходанич Корректор М. Демчик